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多層配線技術
LSIチップトータルの低消費電力化を実現するためには、トランジスタ部のスタンバイリーク電流を最小限に抑えるとともに、配線部における動作時消費電力も同時に低減しなければなりません。デバイスの微細化、高機能化にともない、トランジスタを接続する配線数や配線長が増大し、チップ内の負荷容量において配線部分の占める割合が増加する傾向にあるため、LSIの動作電力低減のためには、配線部分の寄生容量の低減が重要課題となるのです。
NECエレクトロニクスは55nmデバイスプロセスにおいて、多層配線構造の簡略化と多孔質化したLow-k層間絶縁膜を導入することで、高速化と配線部の消費電力低減を同時に実現しました。
55nm向け多層配線技術の主な特長は以下の通りです。
デュアルダマシン（DD）構造の採用により配線遅延を低減
配線と接続ビアを一体化させて構造を簡略化したデュアルダマシン（DD）構造を採用し、配線遅延を低減することで、高速動作を可能にしました。
多孔質Low-k絶縁膜の導入により配線寄生容量を低減
配線部分の寄生容量を低減するためには、Low-k材料の導入が不可欠です。90nm世代では均質なLow-k層間膜を採用しましたが、55nm世代では低誘電率の層間絶縁膜中にサブナノサイズの空孔を形成した多孔質Low-k膜を適用することで、さらに配線寄生容量を低減しています。
バリア膜の薄膜化による高性能化
高抵抗のバリア膜厚を半減させた薄膜バリア構造をとることで、配線の信号伝搬性能の指標である容量抵抗積（CR積）を改善し、高性能化しました。
低熱負荷プロセス採用により銅熱凝集による断線を防止
配線層の素材を銅から銅合金に切り替えることで、微細ビア接続内での銅熱凝集による断線を抑制し、高性能・高信頼性化を実現しています。
