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CMOSプロセスとの互換性
標準CMOSプロセスに対する互換性については、従来の混載DRAM(eDRAM)セルと比較することで容易に理解できます。左下に示した「DRAM-Type」と呼ばれる従来のeDRAMセルでは、ロジック・トランジスタの抵抗を下げるために通常採用されているシリサイド技術が使われていませんでした。このプロセスは、汎用(Commodity) DRAMプロセスとの互換性のためにCMOS性能を犠牲にしており、トランジスタの性能は、ロジック製品に比べ１世代から２世代遅れたものでした。右上に示したのが、従来型の「Merged-Logic(ML) -Type」と呼ばれるプロセスです、いわゆるeDRAM専用プロセスですが、汎用DRAMのセルを流用しながら、高性能ロジックを搭載するというプロセス用のミスマッチが大きく、ゲート電極を始めトランジスタの全てのプロセスをDRAMセルとロジック部分とで作り分ける必要がありました。このため、標準CMOSプロセスに比べて13枚から20枚という膨大な数の追加マスク工程を必要としており、非常にコストが高くなっていました。
Additional masks ~ baseline CMOS = 13 ~ 20
High logic performance with minimum tasks
右下に示したのが、全く新しいNECエレクトロニクスのeDRAMセルです。通常のDRAM製品プロセスではなく、標準CMOSロジック・プロセスに基づく構造であり、当社の標準CMOSと完全互換です。当社のeDRAMはMIS（金属-絶縁体-シリコン、180 nmプロセス）またはMIM（金属-絶縁体-金属、150 nm以降のプロセス）キャパシタ構造を採用しています。従来のPIP（ポリ-絶縁体-ポリ）構造のキャパシタを形成するためには、約900℃の熱処理が必要であり、0.18μｍ以下の先端CMOSプロセスでは、トランジスタ特性の劣化が著しく、採用することはできません。当社のMIMキャパシタは、500℃以下という、はるかに低温で形成するため、トランジスタ性能の劣化がありません。さらに、DRAMセル・トランジスタの拡散層とゲート電極にもシリサイドを適用しているため、低抵抗化によるDRAM動作の高速化も実現しています。NECエレクトロニクスは、このeDRAMプロセスにより、最小限のコストで最高性能のDRAMマクロをお客様に提供いたします。
フルメタルDRAM技術
eDRAMの高速動作を支えるのが、フルメタルeDRAM技術です。この独自のプロセスでは、eDRAMセルの主要なコンポーネントに金属を使うことにより、配線とキャパシタ部の寄生抵抗および寄生容量が大幅に削減され、消費電力を低減しながらDRAM速度が劇的に改善されるのです。
RCリダクションによる速度の増大
NECエレクトロニクス独自のフルメタルeDRAMは、混載DRAMセル内の寄生抵抗と寄生容量を極限まで低減させることで、高速性と低パワーの両立を実現しています。さらに注目すべき点は、セルのノード抵抗（Rnode）が他のDRAMセルより1000倍も低いことです。当社のeDRAMはDRAMセル・エリアにもシリサイドを使っているため、セルトランジスタのオン抵抗（Ron）は、他社のDRAMの1/3から1/4低い、つまりオン電流（Ion）が２倍から４倍大きくなります。同時に、低い抵抗によりセル間のIRドロップが低下するため、低動作電圧と低消費電力が可能になります。さらに当社は、より薄いビット線を実現するためにビット線材料としてW/TiNの積層膜を使っています。薄膜化が可能なこの材料を使うことよって、ビット線間の寄生容量が小さくなります。よって、RC遅延が低減され、高速動作が可能になります。
130 nm Node Technology
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低温キャパシタ・プロセス
当社のeDRAM技術における、もう一つの特長は、通常のCMOSロジック・プロセスで使用される温度よりもはるかに低温で混載DRAMセル内にキャパシタを形成できる点です。当社が採用しているスタック型のeDRAMでは、キャパシタ形成の前にCMOSロジックの加工を行うため、CMOSロジックの性能劣化を避けるためには、キャパシタ形成温度を低く保つことが極めて重要なのです。
その効果は、eDRAMキャパシタ形成の前後でのCMOSトランジスタ特性を比較することで確認できます。これらの測定値は、トランジスタ性能が両方のケースで全く同じであることを示しています。当社の低温プロセスを使うことにより、CMOSロジックは、混載DRAMの有無にかかわらず、同じ速度で動作します。
全体的高低差の減少による歩留り改善
さらに、もう1つの特長は、化学機械研磨（CMP）技術を使ってeDRAMキャパシタ構造が作られている点です。従来の箱型スタック・キャパシタは、チップ内でDRAMセルとCMOSロジック・エリア間で大きな高低差を残しましたが、当社の円筒型スタック・キャパシタ構造は高低差を劇的に低減します。これによってCMP後にチップ全体で表面が均一になるため、安定した歩留りが得られ、最終的にはコストの削減に繋がります。
