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当社eDRAMプロセスの優位性

NECエレクトロニクスは、CMOSとの互換性が高い新キャパシタ材料を先駆的に導入してきました。CMOS互換混載DRAM(eDRAM)の第一世代（0.18um）において、当時汎用DRAMでもまだ使用されていなかったTa₂O₅を容量膜に導入しました。第二世代の0.15um eDRAMおよび0.13um eDRAMでもTa₂O₅を使用したMIM（金属－絶縁膜－金属）を導入しました。さらに90nm世代に向けてZrO₂を検討し、第三世代のMIM(MIM2)として実用化しました。これらの先駆的な新材料導入により高性能eDRAMを実現してきましたが、55nm以降も同様にお客様にとって価値の高いeDRAMを提供していきます。

Key Technology of eDRAM Cells

	UD1H 350nm	UD2 250nm	NED3 180nm	UX4D 150nm	UX5D 130nm	UX6D 90nm	UX7LSeD 55nm
Cell structure	COB	COB	CUB	CUB	COB	COB	COB
Cell size (um²)	1.24	0.67	0.51	0.43	0.35	0.22	0.12
Bit line materials	WSi	WSi	W/TiN	W/TiN	W/TiN	W/TiN	W/TiN
Word line materials	WSi/Poly	CoSi	CoSi	CoSi	CoSi	CoSi	NiSi
Cell Tr. salicide	none	CoSi	CoSi	CoSi	CoSi	CoSi	NiSi
Capacitor type	PIP	PIP	MIS	MIM	MIM	MIM-2	MIM-2
Dielectric materials	Si₃N₄	Si₃N₄	Ta₂0₅	Ta₂0₅	Ta₂0₅	ZrO₂	ZrO₂
Max temperature	900°C	850°C	800°C	450°C	450°C	400°C	400°C
Ref. Dielectric of CMOS	SiO₂	SiO₂	SiON	SiON	SiON	SiON	HfSiOx

Abbreviations of capacitor types are as follows:
- PIP: Poly/Insulator/Poly
- MIS: Metal/Insulator/Poly-silicon
- MIM: Metal/Insulator/Metal
Commodity DRAM capacitors require >1,000 °C thermal treatment.

弛まなく進化するＮＥＣエレクトロニクスeDRAM

従来の内蔵DRAMは、汎用DRAMベースのプロセスで作られていますが、NECエレクトロニクスのeDRAMプロセスはそれとは一線を画し、標準CMOSロジックをベースに構築しています。このためeDRAMは完全CMOSロジック互換となりCMOSとロジックと高い親和性があります。標準CMOSにeDRAMを加えるには8～9マスク追加で済み、すべての製造工程は同一製造ラインで行います。これに対し、一般の内蔵DRAMでは13～20の追加マスクが必要で、DRAＭ部分を製造する工程では、CMOSラインからDRAMラインへ移さなければなりません

NEC Electronics UX4D (150nm)
CUB
MIM capacitor
Dielectric: Ta₂O₅
Cell size: 0.45um²
Cs = 13 fF
Salicided high-Ion cell Tr.
Stacked contact
CMOS compatible

NEC Electronics UX5D (130nm)
COB
MIM Capacitor
Dielectric: Ta₂O₅
Cell size: 0.35um²
Cs = 16fF
Salicided high-Ion cell Tr.
Stacked contact
CMOS compatible

NEC Electronics UX6D (90nm)
COB
MIM2 capacitor
Dielectric: ZrO₂
Cell size: 0.22um²
Cs = 16fF
Salicided high-Ion cell Tr.
Stacked contact
CMOS compatible

Standard CMOS and competitors' deep trench reference

NECエレクトロニクスeDRAMセル構造の優位性を説明します。標準CMOSで形成されているMOSトランジスタをスケールの基準として、ほぼ実物比のスケールで描いています。一般に使用されているディープトレンチキャパシタもかなり深くなって来ていることが分かります。NECのセルはセル素子の高さを最小限に抑えており、高い収率と信頼性を実現しています。

NECエレクトロニクスのMIMキャパシタ構造は、新材料の特性を生かしながら、プロセス世代とともに進化してきました。最新の90nmでは、ZrO₂を導入しました。

プロセスの親和性に加えて、マクロ機能としてもSoCとNECエレクトロニクスのeDRAMはSoCとの高い親和性を実現しています。標準CMOSのコアロジックと同一の単一電源での動作、SRAMと同等のシンプルなアクセス動作が可能です。また、eBISTによるセルフテスト機能、電気ヒューズによる組み込み型不良ビット救済機能も装備しており、ユーザーを強力にサポートいたします。

低温でのキャパシタ形成プロセス

NECエレクトロニクスeDRAMプロセスのもうひとつの大きな特色は、低温でのキャパシタ形成が可能であることです。通常の汎用DRAMで必須となる温度の半分以下、CMOSロジックトランジスタの熱処理耐性より遥かに低い温度でキャパシタが形成でき、このためCMOSロジックへ影響を及ぼすことがありません。NECエレクトロニクスeDRAMでは、CMOSトランジスタ形成後にキャパシタを作りますのでここは特に重要な要素です。

NECエレクトロニクスのeDRAMでは、お客様のCMOSロジック部はeDRAMなしの場合と同様の性能が維持されます。

新材料導入による優位性

ZrO2の導入により、90nm eDRAMは完全CMOS互換を保ちつつ、性能が大幅に向上しました。ZrO2は、高い誘電率、少ない漏れ電流、低温での形成が可能である等、eDRAM適用の理想的要素を備えています。

下記にZrO2とタンタルあるいはハフニウム系誘電絶縁膜との容量、セル面積、セル高さ比較を示します。ZrO2がeDRAMにより適していることがわかります。なお、Ta2O5は、前世代までのNECエレクトロニクスのeDRAMに使用されています。