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55nm混載DRAMで動作速度と電力消費を最適化
NECエレクトロニクスの新しい55nm標準CMOSプロセスがDRAM混載(eDRAM)技術を大きく前進させました。なかでも注目されるのは超低消費電力化が実現したことです。
- スタンバイ時のリーク電力を低減
新しいHigh-k（高誘電率）ゲート絶縁膜はリーク電流を大幅に減少させるため、高速動作と低リーク電力のどちらか一方を選択する必要がなくなります。 - 動作時電力も低減
新しい絶縁膜では低電圧動作が可能ですので、動作時電力も低減します。
eDRAM技術の進化
高速動作と低消費電力化を同時に実現するNECエレクトロニクス独自のハフニウムシリケート薄膜トランジスタは、eDRAMセルのほか、センスアンプなど、関連回路の性能も向上させます。当社の55nm標準プロセス同様、eDRAMセルのトランジスタも、ハフニウムシリケート絶縁膜の使用により、オン電流が上昇し、リーク電流が減少します。High-k DRAMセルは、チャネル部の不純物濃度が低いため、ボディバイアス（Vsub）に対するVt変動幅を低く抑えることができます。つまり、Vtの変動や不整合が減少します。このため、eDRAMの性能が向上し、歩留まりも向上します。
eDRAMセルは従来より低い電圧で動作します（90nm、55nmノードでそれぞれ2.5V、1.8V）。低電圧動作により動作時電力が低減できるほか、マクロ面積も小さくなります。
eDRAMセルのキャパシタには、また別の誘電体、ジルコニウム酸化膜を使用します。NECエレクトロニクスが開発したこの新材料は90nmプロセスでその性能が実証されており、55nmでも期待する性能が得られています。当社独自の金属‐絶縁膜‐金属（MIM2）キャパシタ構造では、ジルコニウム酸化膜によって静電容量が飛躍的に大きくなるため、データ保持時間が長くなり、他社のeDRAM技術で用いられているエラー訂正コードや温度センサが不要になります。
高速動作と低消費電力を同時に実現
NECエレクトロニクスのeDRAM技術は新しい材料と絶縁膜構造といった革新的な技術の採用により、高速動作と低消費電力を同時に実現し、幅広いASICアプリケーションへの応用が可能です。これまで、当社のeDRAM技術はどのプロセス世代においてもCMOSロジックの性能を完全に継承した信頼性の高い技術と最速のアクセスタイムを提供し、業界をリードしてきました。55nm世代でも高い技術水準を提供し続けています。
