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トランジスタの特性変動を高精度に予測するLSI設計手法の開発について
～設計マージンを最小限に抑え、40ナノ製品から適用を開始～
ＮＥＣエレクトロニクスではこのたび、ＬＳＩを構成するトランジスタの設計レイアウト形状に起因するオン電流、しきい値電圧等の電気的特性の変動量を高精度に予測するＬＳＩの設計手法を開発いたしました。
レイアウト形状による特性変動要因には、隣接ゲート間距離やＳＴＩ（Shallow Trench Isolation：浅溝型素子分離）工程に起因して発生する応力（注1）があります。このたび当社が開発した新手法は、これらの要因に着目した変動予測モデルと既存のＥＤＡツール（注2）を組み合わせることで、複雑なレイアウト形状でも電気特性変動量を高精度に予測しながらの設計を可能にするものです。
新手法は、当社独自で開発した隣接ゲート間距離に依存する特性変動モデルに、ＮＥＤＯ技術開発機構の委託事業としてＳｅｌｅｔｅが推進するＭＩＲＡＩプロジェクト（注3）で開発されたＳＴＩ工程に起因する応力による特性変動モデルを組み合わせ、４０ナノメートル（ナノは１０億分の１、以下ナノ）プロセス以降の微細プロセスで適用を可能にしたものであります。これらのモデルと組み合わせるＥＤＡツールは、回路とレイアウトとの照合・検証プログラムとして業界で広く利用されている米国メンター・グラフィックス・コーポレーション（Chairman and CEO：Walden C. Rhines、本社：米国オレゴン州）製の「Ｃａｌｉｂｒｅ®」を採用しました。Ｃａｌｉｂｒｅが備える図形演算、数値演算のプログラム機能により、レイアウト図形から各種領域の幅や隣接領域との距離といった特性変動モデル用パラメータ群を抽出、さらにそのパラメータ群と上記モデルにより算出されるトランジスタの特性変動パラメータを含んだ回路情報が生成されます。この回路情報には個々のトランジスタ毎に標準トランジスタモデルの一部を補正するパラメータが付加されており、これを用いれば、たとえ複雑なレイアウト形状であっても、トランジスタの電気特性変動量を高精度に予測することが可能となります。
従来はこのようなトランジスタの特性変動を吸収するため、オン電流やしきい値電圧などの重要な電気的特性については、予め幅広い設計マージンを確保しておく手法がとられておりました。しかしながら近年では、プロセスの微細化に伴い、設計マージンを幅広くとると、チップサイズの拡大によるコスト増という解決すべき課題が起きておりました。今後は、今回開発した新しい設計手法を用いることにより、慣れ親しんだ従来の設計手順を変えることなく、トランジスタ自身およびその周辺部レイアウトの特性への影響度を反映した回路特性情報が得られるため、ＬＳＩ設計時における設計マージンを最小限に抑え、ＬＳＩの性能を最大２０％程度高めることが可能になります。また、高歩留まり（注4）なＬＳＩ製造の実現に貢献できるようになります。
当社では、この設計手法を２００８年度末までに量産を開始する４０ナノ製品の設計環境に標準的に適用して、高集積・高性能なＬＳＩ開発を推進してまいります。また引き続きＭＩＲＡＩプロジェクトでの開発成果を順次組み込み、４０ナノ以降のＬＳＩで顕在化するその他の特性変動要因に関してもより一層高い精度でのＬＳＩ開発を実現していく所存です。
一般的には、物体が外部から変形や圧力を受けている場合、物体内部には、その物体を再びつりあい状態に戻そうとする力が発生し、これを応力と呼ぶ。ＬＳＩでは、シリコン領域がその周辺部にある異なる構造の領域からの引っ張りや圧力を受けて、シリコン内部にはその応力が発生する。
ハード/ソフトウェアの設計を自動化する（Ｅｌｅｃｔｒｏｎｉｃ Design Automation）プログラムやシステム群のこと。
ｈｐ４５ｎｍを超える技術領域の課題を開発する革新技術開発のためにＮＥＤＯ技術開発機構の委託事業として実施されている国家プロジェクト。当社を含む半導体関連企業１１社が株主となっている民間コンソーシアムＳｅｌｅｔｅが主要な活動メンバーとなっている。
１枚のウェハーからとれる正常なチップ数を合計のチップ数で割った良品率のこと。
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