最先端LSIを低電力・高性能化するチャネル構造設計技術を開発

〜電子線ホログラフィーによる極浅接合可視化により加速〜

ＮＥＣとＮＥＣエレクトロニクスはこのたび、世界最高水準の分解能を持つ電子線ホログラフィー（注１）技術を応用してＬＳＩトランジスタ断面の不純物分布の可視化を実現し、３２ｎｍ世代以降に向けた最先端ＬＳＩのリーク電流抑制と性能向上を両立する最適なチャネル構造設計を実現しました。

様々な機器からいつでもネットワークにアクセスできるユビキタス化の進展に伴い、携帯電話、デジタル家電、携帯音楽端末、カーナビなどの電子機器の多機能化が進んでいます。そのため、これらの機器に搭載されるＬＳＩにも、さらなる高機能化、低消費電力化、低価格化が求められており、ＬＳＩの微細化を実現する技術への期待が高まっています。
微細ＣＭＯＳを実現する上では、デバイス構造に起因するリーク電流の増大が問題となります。リーク電流を抑制するためには、トランジスタのチャネル部分に極浅接合を形成する必要がありますが、一方で、極浅接合を形成すると、トランジスタの寄生抵抗の増大による性能低下の恐れがあるため、その構造を最適化することにより、性能向上とリーク電流の低減を両立する必要があります。
このためには、ＴＣＡＤを用いて最適な極浅接合の形状を設計し、プロセス条件の最適化により理想的な構造を実現することが望まれています。しかし、接合形状は製造プロセスの変化に対して非常に敏感に変化するため、実際にシリコン中に作りこまれている構造を確認し、プロセスを最適化することが効率的であり、ナノスケールでの高精度接合観察技術の確立が求められていました。
また、製造プロセスの観点からは、シリコン結晶中に浅く不純物を注入し、この不純物をほとんど拡散させることが無いように、最小限の熱処理により活性化させると同時に、注入により破壊されたシリコン結晶を修復することで、欠陥起因のリーク電流を抑制する手法の確立が求められていました。

このたびの開発は、これらの要望に応え、極浅接合形状の制御と製造プロセスの最適化を実現するものです。本技術により、高性能で低リークなプレーナーバルクＣＭＯＳの３０ｎｍレベルまでの微細化が充分可能であることを実証しました。

ＮＥＣおよびＮＥＣエレクトロニクスは今後とも、ユビキタス社会の実現に不可欠な高性能・高品質なシステムＬＳＩを低価格で提供し続けるための研究開発を積極的に展開していきます。

今後とも、ユビキタス社会実現に不可欠な高機能システムＬＳＩを、お客様に満足していただける性能・品質で低価格で提供し続けるための研究開発を積極的に展開していきます。

なお、両社は今回の成果を、１２月１０日から１２日まで米国ワシントンＤＣで開催される「国際電子デバイス会議（ＩＥＤＭ ２００７：International Electron Devices Meeting）」において１０日に発表しました。