32ナノ世代以降も導入可能な電気ヒューズ技術の開発について

〜新構造を電気ヒューズに用い、チップの歩留まり向上を目指す〜

ＮＥＣエレクトロニクスはこのたび、４５ナノ世代（以下ｎｍ、ナノは１０億分の１）や３２ナノ世代以降にも適用可能な、量産段階においてチップの不良率を大幅に低減させる電気ヒューズ技術を開発いたしました。
今回、新たに開発した技術は、チップの歩留まり（注）を確保するために、チップ内の不良素子を正常な素子に置き換えるリダンダンシー技術の実現に向けて、素子に挿入される電気ヒューズに新構造を適用したものです。新技術は、先端の半導体製品の多層配線において上下に積層された配線を電気的に接続するビアと呼ばれる接続領域を電気ヒューズとして用いるものであり、この電気ヒューズにより不良素子を正常な素子へ電気的に置き換えることができます。この技術を採用することにより、今後の微細化された製品においても安定に、チップの不良率の低減が可能となります。
当社は今回開発された技術は、３２ｎｍ世代以降の半導体製品の量産過程においても不良率低減に役立つ技術だと考えており、量産に向けた開発を推進してまいります。

半導体の製造プロセスにおいて、ウェハーに作り込まれたチップは、微細な塵やごみ、または他の要因によりショートしたりすることにより不良品となる場合があります。そこで、重要な素子やブロックを予め複数作り込んでおき、それらに不良があれば、正常な素子・ブロックへ置き換えることでチップを正常なものとするリダンダンシー技術の重要性が増してきております。この置き換えのために、レーザーで配線を切る手法があります。しかしながら、この手法ではレーザー装置を導入しなくてはならない、また素子置き換え後の電気的検査などコスト増や開発期間の長期化という解決しなくてはならない課題がありました。これらの課題を解決するために、回路内の各素子やブロックに電気ヒューズを設置し、チップの電気的検査を行う装置でテスト・置き換えを行える電気ヒューズによる手法が主流となりつつあります。
電気ヒューズを設置して不良を回避する手法とは、チップ内に予め正常時は使用しない複数の予備の素子またはブロックを作り込み、通電による検査工程において不良と診断された場合、不良となっている素子・ブロック内に挿入されている電気ヒューズで切り替えることにより、回路が不良素子・ブロックから正常なものへ置き換えることでチップの品質を維持するというもので、現在業界では主流となっている技術であります。
微細加工技術が進展するに伴い電気ヒューズも改良が必要となりますが、当社は、配線材料に使われているポリシリコンが、今後、トランジスタの高性能化に向けて金属へ置き換えられることに着目しました。そして電気ヒューズの材料にポリシリコンではなく、将来にわたって確実に使われると見込まれる配線構造、つまり銅配線を用いた電気ヒューズの実現にいち早く成功いたしました。
しかしながら、６５ｎｍから４５ｎｍへ微細加工技術がさらに進展するに伴い、さらに信頼性の向上が必須と判断し、このたび電気ヒューズを配線層と配線層とをつなぐビア部分を用いた技術を開発したものであります。

当社は今回開発した新技術を、２００７年度末までに量産開始予定である５５ｎｍノードの製品に導入する予定でありますが、さらに４０ｎｍノードや３２ｎｍ世代といったさらに先の世代へ適用することも可能であると考えており、今後は、さらに安定した量産化技術の確立に向けて、開発活動を推進する所存です。

当社は新技術を、１２月１０日から１２月１２日まで米国ワシントンＤ．Ｃ．で開催される国際学会「Electron Devices Meeting（IEDM）」で、研究開発の結果を発表します。

（注）１枚のウェハーからとれる正常なチップ数を合計のチップ数で割った良品率のこと。