45ナノメートル世代の高速通信用システムＬＳＩに向けたオンチップ静電気保護回路を開発

〜低リーク電流と低トリガ電圧を両立するサイリスタ型ＥＳＤ保護回路を実現〜

ＮＥＣエレクトロニクスはこのたび、ＬＳＩの信頼性向上につながる「静電気放電（ＥＳＤ：Electrostatic Discharge）保護（以下、ＥＳＤ保護）技術」のひとつとして、45ナノメートル世代のプロセスによる高速通信用システムＬＳＩに向けたサイリスタ型ＥＳＤ保護回路を開発いたしました。
当社はＬＳＩ回路内に保護素子を加えたり、保護手法等の対策を施すオンチップＥＳＤ保護技術に関して、（１）汎用入出力部に適用するＥＳＤ保護回路、（２）高速通信部に適用するＥＳＤ保護回路、（３）ローパワーロジック回路やアナログ回路など異なる機能ブロック間におけるＥＳＤ保護回路、など主に三つの技術領域で開発を推進しております。今回開発した技術は、このうちの高速通信部に適用するＥＳＤ保護回路に関するものです。
今回開発したＥＳＤ保護回路は、大電流を流すことができるサイリスタ（注１）とそのサイリスタを駆動するためのトリガ素子で構成されており、Ｐチャネル型ＭＯＳＦＥＴを使ってトリガ素子を形成したこと、およびそのＰチャネル型ＭＯＳＦＥＴの接続方法を改良することによって性能向上を実現したものです。
これまでに当社が開発したサイリスタ型ＥＳＤ保護回路では、Nチャネル型ＭＯＳＦＥＴを使ってトリガ素子を形成しており、保護回路の小型化、低容量化は可能なものの、通常動作時のリーク電流（注２）を低減することと、保護動作時においてＥＳＤ保護回路が動作を開始するトリガ電圧を低くすることの両立が困難でした。今回採用したトリガ素子では、Ｐチャネル型ＭＯＳＦＥＴの四つの接続端子（ドレイン、ゲート、ソース、バックゲート）において、ソース端子の電位がゲート端子およびバックゲート端子の電位よりも低くなるように接続方法を工夫したことで、トリガ素子に流れ込む電流を大幅に低減することに成功し、サイリスタ型ＥＳＤ保護回路の低リーク電流を実現しました。また、ＥＳＤ保護動作時においては、Ｐチャネル型ＭＯＳＦＥＴのソース・ドレイン間に流れるチャネル電流を利用してサイリスタを駆動させることによって、低トリガ電圧を実現しました。
本ＥＳＤ保護回路を搭載したテストチップを評価した結果、これまでのＮチャネル型ＭＯＳＦＥＴでトリガ素子を形成したサイリスタ型ＥＳＤ保護回路と比較して、リーク電流は約４桁減となる1.0ナノアンペア(nA)、さらにトリガ電圧は約６割減となる1.8ボルト(V）まで低減することが確認されました。

近年のシステムＬＳＩにおいては、65ナノメートル世代のプロセスを採用した製品が登場するなど、微細化が顕著になっていまいりました。これに伴って各回路を構成する素子が小さくなり、素子が耐え得る電圧、電流レベルが低下する一方で、外界から要求される静電気保護耐性は変わらないため、ＬＳＩのＥＳＤ保護設計は益々難しくなっています。特に高速通信用途のシステムＬＳＩにおいては、ＥＳＤ保護回路の寄生容量やリーク電流がインタフェース回路の信号伝送に及ぼす影響が大きく、保護回路設計の難易度は更に高くなっています。
当社は、1999年頃よりオンチップＥＳＤ保護技術の重要性を認識し、システムＬＳＩの製品化に欠かせない要素技術のひとつとして積極的に取り組んでまいりました。そして高速通信用途のＥＳＤ保護回路においては、2002年に米国で開催されたＥＳＤに関する国際学会EOS/ＥＳＤ Symposiumにて当社独自のサイリスタ型ＥＳＤ保護回路を発表して以来、継続的に成果を発表しております。
今回開発した新技術は、PCI Express^TM（注３）やシリアルATA（注４）などの高速インタフェース回路に好適なＥＳＤ保護技術であり、45ナノメートル世代のシステムＬＳＩにおいても応用可能です。今後は、さらに安定した量産化技術の確立に向けて、開発活動を推進する所存です。

なお、当社は、本成果を9月16日から9月21日まで米国のカリフォルニア州アナハイムで開催されるＥＳＤ技術に関する国際学会「29th Annual International EOS/ESD Symposium and Exhibits」で発表いたします。