45ナノメートル世代に向けたオンチップ静電気保護技術の確立

〜新構造のＥＳＤ保護回路でシステムＬＳＩの信頼性を向上〜

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ＮＥＣエレクトロニクスはこのたび、45ナノメートル世代に向けて、システムＬＳＩの信頼性向上につながる「静電気放電（ＥＳＤ： Electrostatic Discharge）破壊を防止する（以下、ＥＳＤ保護）回路」を開発いたしました。
当社はＬＳＩ回路内に保護素子を加えたり保護手法等の対策を施すオンチップＥＳＤ保護に関して、システムＬＳＩの入出力部に形成される２種類のＥＳＤ保護回路（汎用用途および高速通信用途）、ならびにローパワーロジックやアナログといった異なる機能のブロック間におけるＥＳＤ保護手法、の３つの視点から開発活動を推進しております。今回開発された技術は、このうちの汎用用途に対応する入出力部へ挿入するＥＳＤ保護回路に関するものです。これまで当社が開発してきた様々なＥＳＤ保護技術に、新開発の技術を組み合わせることで、45ナノメートル以降の微細プロセスによるシステムＬＳＩの信頼性を大幅に向上させることが可能となります。
新技術は、システムＬＳＩの入出力部に挿入されるＥＳＤ保護回路に関するものです。このＥＳＤ保護回路は、ＭＯＳ(Metal Oxide Semiconductor：金属酸化膜半導体)型トランジスタと抵抗素子から構成されるものであり、今回は主として抵抗素子の構造を改良しました。ＭＯＳ型ＥＳＤ保護回路においては、多数配列されたトランジスタを均一に動作させるため、トランジスタの隣にバラスト抵抗と呼ばれる抵抗素子を配置する必要があります。バラスト抵抗は従来、拡散層を抵抗素子とするため、拡散層上に抵抗値の低いシリサイド層を形成しない領域を作る「シリサイドブロック」という工程の追加により形成するのが一般的です。しかしながらこの手法でバラスト抵抗を形成すると、均一動作に必要な抵抗値を得るためには大きな領域が必要となるため、トランジスタの配列間隔が広がり、回路の小型化が困難になるという課題を抱えていました。そこで今回、シリサイドブロックに代わって配線とトランジスタを接続させるコンタクト部をバラスト抵抗として利用することで、追加工程なく必要な抵抗素子を３次元で形成することができるため、トランジスタの配列間隔を従来の1/3へ狭めることに成功いたしました。このコンタクト構造は45ナノメートル世代から32ナノメートル世代のプロセスにおいてもその基本構造は変わらず、また大きさや抵抗値といった特性も予測可能なため、当社は45ナノメートル世代以降のシステムＬＳＩにも応用可能な技術と考えております。
一般に、トランジスタの配列間隔が狭くなると、保護動作時に発生する熱の放熱方向が制限されます。このため、トランジスタ内で熱が集中する領域で破壊が起こる危険性が高まります。当社は、この破壊を防止するため、放熱経路確保を目的としてバラスト抵抗の機能の一部を削除し、トランジスタと平行にメタル配線を追加いたしました。この抵抗部分の構造改良を行ったことにより、ＥＳＤ保護性能をさらに最大30％程度向上させることが可能になりました。これにより、入出力部のＥＳＤ保護回路の大きさを従来のシリサイドブロックタイプの2/3へ縮小、システムＬＳＩ全体で２〜３％の面積縮小の寄与となります。

近年、システムＬＳＩにおいては、65ナノメートル世代のプロセスを採用した製品が登場するなど微細化が顕著となっていまいりました。しかし、これにより回路を構成する素子も小さくなるため、素子が耐えうる電圧や電流が減少する一方で、必要とされる静電気保護耐性は変わらないこと、また集積度が高まるにつれ、異なる機能ブロックが複数個搭載されることが多くなり、システムＬＳＩ全体でＥＳＤからの保護を実現するためには、新たに機能ブロック間のＥＳＤ保護技術が必要になること、など解決しなければならない課題が表面化し、システムLSI設計におけるＥＳＤ保護技術はますます重要な存在になっております。
当社は、1999年より、この重要性を認識し、ＥＳＤ保護技術はシステムＬＳＩの製品化に欠かせない技術として、積極的な開発活動を開始いたしました。そして2000年に、米国で開催された半導体素子や製造プロセスに関する学会「IEDM (International Electron Devices Meeting)」において、「ＣＭＯＳプロセス互換の縦形バイポーラ型保護素子」を発表以来、数々の成果を発表してまいりました。特に90ナノメートル世代以降の製品におけるＥＳＤ保護技術として、汎用用途の入出力部に向けたより小面積なＥＳＤ保護回路技術、高速通信対応の入出力部に向けたより低容量で低電圧動作可能なＥＳＤ保護回路技術、およびシステムＬＳＩ全体の保護に必要なブロック間ＥＳＤ保護手法、の３つの領域に焦点を当てて、開発活動を展開してまいりました。

今回開発された新技術は、ＤＤＲ２（注１）やＬＶＤＳ（注２）などを含む標準速度対応の入出力部に挿入するＥＳＤ保護回路に関する技術であり、すでに一部製品に採用され、45ナノメートル世代以降の製品にも応用可能な技術です。

当社ではこの技術をＥＳＤ保護回路のコア技術として位置づけており、今後はさらに安定した量産化技術の確立に向けて、より一層、開発活動を推進する所存です。なお、当社は、本成果を9月16日から9月21日まで米国のカリフォルニア州アナハイムで開催されるＥＳＤ技術に関する学会「29th Annual International EOS/ESD Symposium and Exhibits」で発表いたします。