短期間かつ低コストでシステムLSIを実現する45ナノノードトランジスタ形成技術を開発

〜ゲート絶縁膜にハフニウムを採用〜

ＮＥＣエレクトロニクスはこのたび、45nm（ナノメートル）ノードのプロセスで、ハフニウムをゲート絶縁膜に用いることにより、消費電力や電流駆動力などの特性が異なるトランジスタ４種類を１チップ上に効率良く形成する技術を開発いたしました。
今回当社が開発したのは、消費電力や電流駆動力の異なるトランジスタを１チップ上に形成する技術です。それぞれのトランジスタを形成するゲート絶縁膜の材料にハフニウムを採用したことで、ゲート電極とシリコン基板との間に生じる電位差である、いわゆる仕事関数を制御し、チャネルに含まれる不純物濃度を低減しました。これにより、（１）特性の異なる複数のトランジスタのチャネル不純物導入工程を共通化することが可能となるため、既存の手法に比べて製造工程の２割減、（２）ゲート幅の縮小に伴い、しきい値電圧が低下する、いわゆる逆狭チャネル効果を低減する技術の開発、に成功しました。さらに、ゲート絶縁膜形成工程を最適化することで、チャネル移動度を向上し、電流駆動力を従来よりも５％向上いたしました。
当社は新開発の技術を採用し、ロジック部やＳＲＡＭを形成する２種類のトランジスタ（動作時の消費電力が小さい1.0V駆動トランジスタ、待機時の消費電力が小さい1.2V駆動トランジスタ）、インタフェース部を形成する２種類のトランジスタ（1.8V駆動トランジスタ、3.3V駆動トランジスタ）といった４つの特性の異なるトランジスタを45nmノードで１チップ上に、低コストで形成することに成功しました。この技術を用いることにより、低消費電力の45nmノードのシステムLSIを携帯端末分野からネットワーク分野までの幅広い民生機器向けに短期間かつ低コストで開発することが可能になります。

近年、携帯端末分野の各種アプリケーションには電池寿命の長時間化へのニーズが高く、いかに低消費電力を実現するかが課題となってきています。このような中、半導体メーカー各社は、消費電力を抑えるために様々な技術の開発を進めています。一般に、トランジスタの動作時消費電力を抑えるには電源電圧を低減する方法がとられますが、これではトランジスタの電流駆動力が低下するため回路動作が遅くなります。また、低い電源電圧で高い電流駆動力を得るためには、ゲート絶縁膜を薄くする必要がありますが、ゲート絶縁膜を薄くすると、ゲートリーク電流が増大し、待機時の消費電力が増大してしまいます。そのため、高性能なLSIの実現には、ゲート絶縁膜の厚い低待機時電力トランジスタとゲート絶縁膜の薄い低動作時電力トランジスタの２種類を１チップ上に混在させる必要がありました。しかし、既存技術を用いてこのような製品を実現するためには、４種類のトランジスタ、ならびにＳＲＡＭを構成する２種類のトランジスタの合計６種類のトランジスタを別々の工程で形成しなければならず、製造コストの増大が課題となっていました。
そこで当社はこの課題を解決するために、ゲート絶縁膜に用いたハフニウムによる仕事関数制御を利用することでチャネル中に含まれる不純物濃度を低減し、かつ逆狭チャネル効果に強いトランジスタの形成を実現いたしました。これにより、従来別々のマスクを用いていたチャネル不純物導入工程が同一マスクで対応できるため、マスク数を従来と比較して30％削減したことに加え、ゲート絶縁膜形成方法を工夫することにより、電流駆動力を高める手法を開発し、短期間かつ低コストで、異なる特性のトランジスタを１チップ上に形成する45nmノード技術の確立に成功いたしました。

当社は今回培った技術により、45nmノードによるシステムLSIをより短期間で実現してまいります。また、今後は生産効率の向上に向けてさらなる開発活動を推進する所存です。

なお、当社は、本成果を6月12日から6月14日まで京都で開催される学会「2007 Symposium on VLSI Technology」（VLSIシンポジウム）において発表いたします。