４５ｎｍ世代 高性能システムＬＳＩの量産技術を開発

株式会社東芝、ソニー株式会社、ＮＥＣエレクトロニクス株式会社の３社は、４５ｎｍ（ナノメートル）世代の高性能システムＬＳＩ向け量産技術を共同で開発しました。

今回開発したのは、歪みシリコン＊１やＬｏｗ−ｋ絶縁膜＊２など、高性能化に必要な要素技術を最適に統合し、さらに高信頼性と両立するための詳細条件を確立した４５ｎｍ高性能版プラットフォーム（基盤技術）です。
トランジスタの性能は、最適な歪み加工により前世代より３０％以上の高速動作を実現するとともに、安定動作に関わるゲート絶縁膜も高信頼性ＬＳＩの平均寿命とされる１５年を大幅に越える寿命を確認しています。
また、世界に先駆けて４５ｎｍＬＳＩにＮＡ１．０を超える液浸露光装置＊３を適用したプロセス構築を行い、精度の厳しいＳＲＡＭメモリアレイ部で世界最小クラスのセルサイズ０．２４８μｍ^２を実現しました。
さらに、加工が困難とされる多層配線部分においても、約９８％以上の高い配線歩留まりと十分な信頼性を確保するなど、量産に対応できるレベルの完成度を実証しています。

３社では、４５ｎｍ世代向けに高性能版と低消費電力版のプロセスを並行開発しており、今回の成果は高性能版の開発を基本的に完了した集大成といえるものです。３社は、低消費電力版のプロセスについても、２００７年内の早期に開発完了を目指します。

なお、今回の技術については、米国サンフランシスコで開催されている半導体の国際学会ＩＥＤＭ（International Electron Devices Meeting）において、本日（現地時間１２月１３日）発表しました（講演番号２７．２）。

開発の概要

今回開発した４５ｎｍ高性能プラットフォームは、これまで開発した要素技術を統合し、その過程で様々な新技術・改善を盛り込み、高性能と高信頼性のバランスを踏まえて最適にしたものです。具体的には、次のような技術により構成されます。

１．要素技術を基にした最適な加工条件等

（１）歪みシリコン技術の最適化
電荷キャリアの移動度を向上させる歪みシリコン技術について、トランジスタ上部での応力膜形成に加え、ソース・ドレイン部にも応力層を形成して歪み効果を高め、プロセスも最適化しました。これにより、トランジスタの駆動電流がｎＭＯＳで約２０％以上、ｐＭＯＳで６０％以上向上し、全体として動作速度で３０％以上の高速化を実現しました。

【適用した歪み技術と性能向上】

	トランジスタ上部	ソース・ドレイン部分	高速化	駆動電流
ｎＭＯＳ	高ストレステンサイルライナー （引っ張り応力膜）	ＳＭＴ （ストレスメモライゼーション テクニック）	２０％ 以上	1100μA/μm (Ion) 100nA/μm (Ioff)
ｐＭＯＳ	高ストレスコンプレッシブライナー （圧縮応力膜）	ｅＳｉＧｅ （埋め込みＳｉＧｅ）	６０％ 以上	700μA/μm (Ion) 100nA/μm (Ioff)

（２）多層配線技術の最適化
配線容量の低減効果が高いポーラス状のＬｏｗ−ｋ絶縁膜を配線層とビア層にそれぞれに最適な材料で採用するとともに、埋め込み配線法で断面形状の制御性を高めたハイブイリッドデュアルダマシン構造を採用しています。この構造でプロセスを最適化したことにより、絶縁膜の実効誘電率（keff）が２．７と４５ｎｍ世代で必要な性能を達成するとともに、製品レベルのテストチップにおいて９８％以上の高い配線歩留まりと十分な信頼性を実証しました。

（３）その他
上記をはじめとして、デバイスの構造、加工条件等について全般的な最適化を行いました。

２．超高ＮＡ液浸露光による高精度加工
ＮＡ１を越える超高ＮＡの液浸露光装置を４５ｎｍプロセスに適用し有効性の実証を行いました。その結果、ＬＳＩ内部で最も加工精度の要求が厳しいＳＲＡＭ回路について、コンタクトホール（配線層間の接続用に形成する穴）形成などを所望の寸法で正確に制御でき、これにより、実質的にすべての回路で問題の無いことを確認しました。

写真：ＳＲＡＭのコンタクトホール形成において、従来のドライ露光（左）では、ホール形状のばらつきが大きいのに対し、超高ＮＡの液浸露光（右）は、形状のばらつきがほとんどない。