最終製品の性能に最適な45ナノメートルCMOS LSIの多層配線構造を実現できる技術の開発について

ＮＥＣエレクトロニクスとＮＥＣは、プロセスルール45ナノメートル(nm)のCMOS LSIに搭載される多層配線構造を、最終製品(セット)が要求する性能に応じて最適になるようチューニングできる技術「ASIS(Application-specific Interconnect Structure,エイシス)」を開発いたしました。また、当社ではこの技術を用いて、高速動作、低消費電力、高信頼性が要求されるそれぞれのセット分野に最適な配線構造が導出できることを実証いたしました。

「ASIS」は、(1)LSIに要求される性能を与え、層間絶縁膜/配線材料を決定する、(2)セル内部の短い配線(ローカル配線)の構造最適化する、(3)セル間を結ぶ長い配線の構造最適化する、(4)リピータ(注)と呼ばれるバッファ・トランジスタの最適挿入を行い、目標を満たしているかどうかを判断する、（5）この結果が目標を満たしていないと判断された場合、セル間を結ぶ長い配線の構造最適化に戻り、再び最適化を行う、という流れで配線構造を最適化するものであります。

この技術を応用すれば、45nm世代のCMOS LSIにおいて、サーバ向けなどの高性能が求められるハイエンドMPU用LSI、携帯機端末用などの低消費電力が問われるLSI、自動車向けなどの信頼性が重要なLSIのそれぞれに対し、最適な配線構造を導出することが可能になります。

最近のCMOS論理LSIは、ハイエンド・マイクロプロセッサから携帯電話端末、デジタル家電、さらには車載機器、自動車コントロールに至るまで様々な製品に組み込まれております。このCMOS LSIにおいては、65nmまでの世代では、LSI製品の要求性能が違っていても、配線や層間絶縁膜の材料、配線高さや幅等の寸法は、同じものが使われてきました。しかし、45nm以降の世代においては、微細化による配線抵抗の増加が顕著になってきたことと、製品用途毎のトランジスタ特性の違いがより顕著になってくることにより、配線構造も製品用途毎に最適化する必要が生じます。
当社では、上記のような問題を解決し、各々の製品の性能要求に応じて配線性能を最適化するために「ASIS」を開発し、その有効性を実証いたしました。

両社では今回の新技術が、LSI設計の容易化とセットの開発効率の向上を実現するものと考えており、早期の市場投入を目指し、今後とも積極的な技術開発を継続する計画であります。

また、両社では今回の成果を、本年12月7日から米国ワシントンDCで開催される国際電子デバイス会議「IEDM(International Electron Devices Meeting)」にて発表いたします。