65nm世代およびそれ以降のLSIにおいて大幅な低消費電力化を実現するデバイスおよび回路技術の開発について
〜従来の約1/30の低消費電力を実現〜

2005年6月20日  

NECエレクトロニクス株式会社
日本電気株式会社

今回開発した技術は次の通りであります。

(1)

65ｎｍ世代で業界最小のオフリークを実現するHigh-kトランジスタ技術
トランジスタのスタンバイ時のリーク電流を構成する�@サブスレッショルドリーク:注1）、�AGate-Induced-Drain-Leakage(GIDL:注2）、�Bゲートリークの全てを低減する技術を開発した。
トランジスタのボディバイアスに対してしきい値の感度を高く設計することで、サブスレッショルドリークの成分は低減可能。しかしこれは、ゲートリーク低減に対して効果がなく、また特に携帯機器向けのLSTP領域では、チャネル部の濃度が高いため、ボディバイアスをかけすぎるとGIDLの成分が増大してしまい、トータルのリーク電流が増えてしまい逆効果になり、ボディバイアスをかけられる範囲が狭められていて十分にスタンバイ時のリーク電流を低減できないという問題があった。
この問題を解決するため、High-Kトランジスタ技術を導入し、同時にチャネルプロファイルの最適な設計を行った。これによりゲートリーク成分を従来に対し2〜3桁低減すると同時に、GIDLも低減した。この結果、ボディバイアスをかけられる範囲も拡大することができ、トータルのリーク電流を低減した。
これにより、NMOSFETで1.4ピコアンペア(pA)、PMOSFETで0.3pAという、65nm世代としては業界最小のスタンバイ電流を実現した。

(2)

電力最小となる電源電圧としきい値の組み合わせを自動制御する回路技術
回路遅延、スイッチング電流とリーク電流をモニターすることで、温度などの環境に影響されることなく、常に必要性能は維持しつつ、電力最小となるように電源電圧としきい値電圧を排他的に自動設定できる回路を業界で初めて開発した。動作電力に対しては、�@回路遅延を用いての電源電圧設定、�Aスイッチング電流とリーク電流の比を用いてのしきい値設定を排他的に行うことにより、極めて安定に電力最低の状態への移行を実現した。スタンバイ電力に対しては、サブスレショルドリークと基板電流が等しくなるように高精度に制御することで、電力最低の状態への移行を実現した。
この技術の有効性をテストチップを用いて実証し、20％以下の誤差で最適点の検出ができることを確認した。
これらの回路は、上記（1）のボディバイアスに対して感度の高いHigh-Kトランジスタと組み合わせることで、より大きな効果を発揮し、究極の低電力を実現する。

(注1)

サブスレッショルドリーク：
トランジスタ・オフ状態において、ソース-ドレイン間に流れる漏れ電流のこと。

(注2)

Gate-Induced-Drain-Leakage(GIDL）：
トランジスタ・オフ状態において、ゲート電極下のドレイン端に高い電界がかかることによりドレインから基板へ流れる漏れ電流のこと。