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（１）	速度および消費電力最適化を達成する可変電源電圧スキームの導入高速動作と低消費電力の両立を図るため、電源電圧1.0Vの通常動作モードに加えて、1.2Vのハイスピードモード、および0.8Vのパワーセーブモードに柔軟に対応できる高信頼かつ高性能なトランジスタを実現した。高速動作が必要な場合は電源電圧を1.2Vまで昇圧してトランジスタのオン電流を大幅に上昇させ、消費電力を抑えたい場合には電源電圧を0.8Vまで降圧して大幅に動作時および待機時の消費電力を下げる方式を導入。
（２）	ゲート絶縁膜と含有窒素量の最適化による長期信頼性の実現特にハイスピードモードにおけるゲート絶縁膜およびトランジスタの長期信頼性を確保するため、ゲート絶縁膜の膜厚や含有窒素量の最適化を行った。ハイスピードモードでは、トランジスタとゲート絶縁膜の信頼性を如何に保つかが問題であり、この問題に対しゲート絶縁膜の膜厚と含有窒素量の最適化などを行い、1.2V動作での長期信頼性寿命10年を確保した。
（３）	トランジスタの駆動能力を高める技術の開発パワーセーブモードでは、トランジスタのオン電流、すなわち負荷駆動能力を如何に保つかが問題となっている。そこで、ソース／ドレイン拡散層抵抗を低減させるニッケルシリサイド技術、寄生抵抗を低減するソース/ドレイン形成技術、ゲート電極を覆う窒化膜の膜ストレス制御による移動度向上技術を新規に開発し、低電圧状態でも十分な負荷駆動能力を得ることに成功した。

LSIの高性能化、多機能化が進むに従って消費電力の増大が大きな問題となっています。これは、トランジスタの負荷駆動能力と信頼性を維持しながら微細化を進めると、ゲート絶縁膜の薄膜化によって生じるゲートリーク電流としきい値電圧の低減によって生じる待機電流がともに増大していくためです。そのため90ナノメートルノードまでは、異なる値のしきい値電圧や、異なる膜厚のゲート絶縁膜を有するトランジスタを一つのチップ上に形成することにより、高速化と低消費電力化に対応してきました。しかしながら、65ナノメートルノードでは、微細化に伴って増え続ける消費電力を、性能を向上させつつ更に低減する技術が要求されています。

このような要求に応えるべく、当社では、前述のような高速動作と低消費電力を両立するトランジスタの開発を行い、電源電圧1.2Vにおいて、トランジスタの負荷駆動能力を示すオン電流の値として、Nチャネル型MOSFETで1150マイクロアンペア/マイクロメーター、P チャネル型MOSFETで550マイクロアンペア/マイクロメーターという高い値を達成しました。さらに、電源電圧0.8Vという低電圧下においても、オン電流の値として、Nチャネル型MOSFETで590マイクロアンペア/マイクロメーター、Pチャネル型MOSFETで240マイクロアンペア/マイクロメーターを達成しました。

このたびの成果は、12月8日から10日まで、米国ワシントンDCにて開催された学会「2003 IEEE International Electron Devices Meeting (2003 IEDM)」において、9日に発表いたしました。

以上

注1	テクノロジーノード ITRS（International Technology Roadmap for Semiconductors）で規定されている半導体プロセスの基本ルール。DRAMにおける配線の最小ピッチ間の半分で定義される。

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