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資料１：ISSP2ファミリの基本仕様
（暫定）
| プロセス |
９０nmプロセス, CMOS, 2層カスタマイズ配線 |
| 使用可能最大ゲート数 |
4Mゲート（ユーザブル・ISSPゲート数）
10Mbit（RAM容量） |
| 対応パッケージ |
500/576/672/756/888/1008 ＡBGA
955/1155/1296/1521/1894 FCBGA |
| 電源電圧I/O部 |
3.3V, 2.5V, 1.8Ｖその他高速インタフェース規格に準拠 |
| 電源電圧内部 |
1.0V |
| 最高動作周波数 |
500MHz |
| インタフェース・レベル |
3.3V / 2.5V LVTTL
3.3V PCI, PCI-X
LVDS, HSTL, SSTL, PECL他 |
| 高速I/F埋め込みマクロ |
SerDes： 10Gシリアルインタフェース規格(10GBASE-R等)/3G Serial ATA/XAUI / GｂE / InfiniBand® / PCI ExpressTM / Fibre Channel対応 |
| 埋め込みマクロ |
SRAM：1 or 2portコンパイル型同期式
APLL
DLL：高速SDRAMインタフェース用 |
| その他のマクロ |
SRAM：分散コンパイル型同期式SRAM
SPＩ4.2(ダイナミック), 1GイーサネットMAC,
10/100MイーサネットMAC
POS PHY Level3, UTOPIA Level3, DDRコントローラ, PCIコントローラ, UART
10G イーサネット MAC |
| 埋め込みテスト関連 |
スキャンパス・テスト, バウンダリ・スキャン, BIST, テスト・バス |
使用可能パッケージ/マクロは、マスタの規模によって変わります。
資料2：ISSP認定デザインハウスとの連携
ISSPのアーキテクチャに最適な設計を行える認定デザインハウスと共にISSP事業を拡大。現在、NECエレクトロニクスの既存販売チャネル以外に次の5社と合意。
＜日本＞ NSW（日本システムウエア（株））、凸版印刷（株）、日本電気通信システム（株）
＜海外＞ GDA Technologies, Inc. (米)、CoreSim, Inc.（カナダ）
＊現在は、認定デザインハウスは論理設計までを担うことになっているが、将来的にはバックエンド設計までの委託を計画
資料3：ISSP IPコアベンダアライアンスについて
 開発プラットフォームのオープン化
IPコアベンダへISSPプラットフォームを提供。現在米国Modelware, Inc.と提携で合意。
シャトルによるバリデーションサービス
開発したIPの実際の製品（シリコン）上での動作確認を支援。シャトル（相乗り方式）による試作対応。
IPコアベンダアライアンスグループの組織化・運営
検証済みIPのカタログ登録（Web）と共同の販売促進を展開。
資料4：ISSPシリーズの特長
1) 顧客側の設計負担の低減
容易なタイミング設計
高速動作が可能であり、余裕を持ったタイミング設計が可能。
テスト設計フリー
テスト回路の搭載。
各種埋め込みIP
SRAM, PLL, 10Gb SerDes(10Gシリアルインタフェース規格(10GBASE-R等)、3G Serial ATA 、XAUI, Gb Ethernet, InfiniBand®, PCI ExpressTM, Fibre Channel等の規格をサポート)
使いやすい設計環境
RTLチェッカとしてTeraForm® （Tera Systems, Inc.製）を採用。
論理合成ツールとしてSynplify ASIC® (Synplicity, Inc.製) を採用。
2) 高速性能を短期間で実現
早いタイミング収束
クロックツリーの埋め込みによる最小のクロックスキュー。
微細化によるシグナルインテグリティ問題の事前解決
作りこまれているデバイス、メタル層で最適化。
少ないカスタマイズ工程
メタル２層のみ。
マスク製造工程の省略も可能
EB直描による製造も可能。
3) 顧客のビジネスリスクを低減
低い初期開発費
セルベースICに比べてカスタマイズするマスク数が少ない。
試作から量産までを低リスクで実現
リスクの高い新規事業の立ち上げなどに最適。
*なお、この資料に含まれる商標はそれぞれの商標権者に帰属します。
ニュースリリースに掲載されている情報は、発表日現在の情報です。
その後予告なしに変更されることがございますので、あらかじめご承知ください。
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