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「ISSPファミリ」の主な特長や仕様
資料１：ISSPシリーズの一覧
| ファミリ |
プロセス |
マスタ |
共通埋め込み
機能 |
高速インターフェース
埋め込み機能 |
ＩＳＳＰ１−ＳＴＤ
（既存ファミリ） |
０.15μm ＣＭＯＳ
プロセス |
３マスタ（既存）
２マスタ（新規追加） |
ＡＰＬＬ
ＤＬＬ
ＳＲＡＭ
埋め込みテスト
埋め込みクロック |
無し |
ＩＳＳＰ１−ＨＳＩ
（新規ファミリ） |
３マスタ（新規） |
ＳｅｒＤｅｓ
ＸＡＵＩ
ギガビットイーサ
ＰＣＩ Express
InfiniBand
ファイバーチャネル
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資料２：ISSP1-STDのラインアップ
| Master |
ユーザブル・
ISSPゲート数
（暫定） |
SRAM |
APLL |
DLL |
パッケージ |
| サイズ |
高速版 |
中速版 |
| 65701 |
214K |
262,144 |
3 |
1 |
8 |
TBGA: |
| 352/420 |
| 65702 |
407K |
786,432 |
3 |
1 |
8 |
TBGA: |
| 420/500 |
| 576/680 |
| 65703 |
941K |
1,048,576 |
3 |
1 |
16 |
TBGA: |
| 500/576 |
| 680/758 |
65704
（開発中） |
1M |
3.7M |
4 |
0 |
32 |
ABGA: |
| 576/756 |
| 888/1008 |
65705
（開発中） |
1.5M |
2.5M |
4 |
0 |
32 |
FCBGA:
1155 |
資料３：ISSP1-HSIのラインアップ
| Master |
ユーザブル・
ISSPゲート数
（暫定） |
SRAM |
APLL |
DLL |
SerDes
チャネル数 |
パッケージ |
| サイズ |
高速版 |
| 65711 |
500K |
700K |
4 |
8 |
8 |
ABGA: |
| 576/756 |
| 65712 |
700K |
1M |
4 |
16 |
16 |
ABGA: |
| 576/756 |
| 888/1008 |
| 65713 |
1M |
2M |
4 |
32 |
16 |
TBGA: |
| 756/888 |
| 1008 |
FCBGA:
1155 |
資料４：ISSP1-STDの基本仕様
| プロセス |
0.15μｍプロセス, SiゲートCMOS, 2層カスタマイズ配線 |
| 使用可能最大ゲート数 |
1.5Mゲート（ユーザブル・ISSPゲート数）
3.7Mbit（RAM容量） |
| 対応パッケージ |
352/420/500/576/680/768 TBGA
576/756/888/1008 ABGA
1155 FCBGA |
| 電源電圧I/O部 |
3.3V, 2.5V, その他高速インタフェース規格に準拠 |
| 電源電圧内部 |
1.5V |
| 消費電力（内部ゲート） |
組み合わせ回路：0.0267μW/MHz/ゲート
順序回路：0.0215μW/MHz/ゲート
（データ・ライン周期 / クロック・ライン周期=4） |
| 最高動作周波数 |
300MHz |
| インタフェース・レベル |
3.3V / 2.5V LVTTL
3.3V PCI, PCI-X
LVDS, HSTL, SSTL, PECL他 |
| 埋め込みマクロ |
SRAM：1or2portコンパイル型同期式
APLL：高速タイプ,中速タイプ
DLL：高速SDRAMインタフェース用 |
| その他のマクロ |
SRAM：分散コンパイル型同期式SRAM
SPI4.2(ダイナミック), 1GイーサネットMAC, 10/100Mイーサネット
MAC
POS PHY Level3, UTOPIA, DDRコントローラ, PCIコントローラ,
UART |
| 埋め込みクロック |
グローバル・クロック：2本
ローカル・クロック：8本 |
| 埋め込みテスト関連 |
スキャンパス・テスト, バウンダリ・スキャン, BIST, テスト・バス |
使用可能パッケージ/マクロは、マスタの規模によって変わります。
資料５：ISSP1-HSIの基本仕様
| プロセス |
0.15μｍプロセス, SiゲートCMOS, 2層カスタマイズ配線 |
| 使用可能最大ゲート数 |
1Mゲート（ユーザブル・ISSPゲート数）
2Mbit（RAM容量） |
| 対応パッケージ |
576/756/888/1008 ABGA 1155 FCBGA |
| 電源電圧I/O部 |
3.3V, 2.5V, その他高速インタフェース規格に準拠 |
| 電源電圧内部 |
1.5V |
| 消費電力（内部ゲート） |
組み合わせ回路：0.0267μW/MHz/ゲート
順序回路：0.0215μW/MHz/ゲート
（データ・ライン周期 / クロック・ライン周期=4） |
| 最高動作周波数 |
300MHz |
| インタフェース・レベル |
3.3V / 2.5V LVTTL
3.3V PCI, PCI-X
LVDS, HSTL, SSTL, PECL他 |
| 高速I/F埋め込みマクロ |
SERDES： XAUI / GｂE / InfiniBand / PCI Express / Fiber Channel対応 |
| 埋め込みマクロ |
SRAM：1or2portコンパイル型同期式
APLL：高速タイプ,中速タイプ
DLL：高速SDRAMインタフェース用 |
| その他のマクロ |
SPI4.2(ダイナミック), 1GイーサーネットMAC, 10/100Mイーサネット
MAC
POS PHY Level3, UTOPIA, DDRコントローラ, PCIコントローラ,
UART |
| 埋め込みクロック |
グローバル・クロック：2本
ローカル・クロック：8本 |
| 埋め込みテスト関連 |
スキャンパス・テスト, バウンダリ・スキャン, BIST, テスト・バス |
使用可能パッケージ/マクロは、マスタの規模によって変わります。
ニュースリリースに掲載されている情報は、発表日現在の情報です。
その後予告なしに変更されることがございますので、あらかじめご承知ください。
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