低開発費、短納期、低消費電力を実現した０．２５μｍＣＭＯＳゲートアレイの発売について

「ＣＭＯＳ−１０ＨＤファミリ」

ＮＥＣ（ＮＥＣエレクトロンデバイス）はこのたび、高密度セル構造の採用により業界トップクラスの低消費電力を実現した０．２５μｍＣＭＯＳゲートアレイ「ＣＭＯＳ−１０ＨＤファミリ」を製品化し、本日から受注を開始いたします。

新製品の主な特長は以下の通りです。

1. 配線工程の効率化により開発費を半減。（当社従来製品比）

2. 高密度セル構造の採用により、消費電力を当社従来製品比４０％削減し、0.042μW／MHz／ゲート（動作率３０％）という低消費電力化を実現。

3. チップ内部の配線構造の改善、および配置配線ツールの改良により短納期での開発が可能。（当社０．３５μｍ製品と同等）

新製品のサンプル出荷開始時期は本年３月を、量産開始時期は本年４月を予定しております。

ＡＳＩＣはシステムの多様化への要求を実現すべく高性能化や高機能化に向けてプロセス技術の進歩はますます加速されてきています。それに伴って多種多様な機能ブロックの１チップ化、あるいは配線層数の増加によりデバイス構造が複雑化してきております。

プロセスの微細化により集積度は向上しますが、その一方で様々な課題も生じております。例えば、チップ内部の信号間で干渉が生じるシグナル・インテグリティ（Signal Integrity）の問題は、開発期間の長期化の主要因となり、またこれに伴う開発費用の増大が開発者にとっては大きなリスクとなっております。そのため設計容易性をアピールしたプログラマブルデバイス（ＦＰＧＡなど）が提案されておりますが、製造工程の複雑さから価格、性能、量産性、とりわけ信頼性はＡＳＩＣ（特にゲートアレイ）の代替デバイスとしては不十分であります。

ゲートアレイ市場において世界シェアＮｏ．１として長年に渡り業界をリードしているＮＥＣは、こうした問題を解決するため、開発費が安く、設計および再設計が容易で、セルベースＩＣ並の低消費電力を兼ね備えたゲートアレイ「ＣＭＯＳ−１０ＨＤファミリ」を製品化いたしました。主なアプリケーションとして、高速・大容量（ブロードバンド）の通信機器、ネットワーク機器、あるいは民生機器などをターゲットにしております。

新製品の特長は以下の通りであります。

１．開発が容易

プロセス微細化時に生じるシグナル・インテグリティ(チップ内部の信号間干渉)が設計の妨げとなるが、チップ内部の配線構造の改善、および開発環境における配置配線ツールの改良により、０．３５μｍゲートアレイでトップシェアの実績を有する当社の「ＣＭＯＳ−９ＨＤ」と同等の設計収束性を実現した。

通常であれば、プロセスの微細化につれて開発期間が長くなる傾向があるが、この技術を用いることにより当社は初めて０．２５μｍ製品で０．３５μｍ製品と同等の設計期間を実現した。なお、製造納期はＣＭＯＳ−９ＨＤと同等の２週間でサンプル対応予定。

２．消費電力を大幅削減

トランジスタのセル構造最適化でゲート集積度を約５割向上させた高密度セル構造を採用することにより、１．８Ｖ動作時に、０．０４２μＷ／ＭＨｚ／ゲート（動作率：３０％）という当社比４０％の低消費電力化を実現。

また、低電圧インタフェースバッファの標準採用により、これまではセルベースＩＣの特長であったインタフェース／内部とも１．８Ｖという低電圧駆動をゲートアレイで唯一実現。

電源	インタフェース	内部
２電源	３．３Ｖ	２．５Ｖ
	３．３Ｖ	１．８Ｖ
単一電源	２．５Ｖ
	１．８Ｖ

４．高速動作

内部２．５Ｖ動作時に実効値１３３ＭＨｚという業界最速動作を実現。

５．豊富な品種／パッケージ・ラインアップ

• 業界トップの１１マスタを用意（搭載ゲート数５８Ｋ〜２．６Ｍゲート）。
• 業界トップのパッケージラインアップ（ＱＦＰ、ＴＱＦＰ、ＦＰＢＧＡ、ＰＢＧＡ、ＴＢＧＡなど）。
• 業界初の小規模回路での多ピン対応。
• ブロードバンド化により増加が著しい信号数に対応するため、面積の小さいチップでも多くの信号ピンを搭載できる技術を確立。

なお、新製品の主な仕様は、別紙およびゲートアレイのホームページをご参照下さい。

以　上