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| （１） |
世界最高のスピード・パワー積を実現した１．２Ｖ動作高速ＣＭＯＳトランジスタを使用した、市場毎に最適な３種類のライブラリを用意。 |
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| 高速動作： |
ＣＢ−１３０Ｈライブラリ使用時
遅延時間は９．５ピコ秒（電源電圧1.2V、内部ゲート(インバータ、Ｆ／Ｏ＝２)）で、１ＧＨｚを越える超高速動作が可能。
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| 高集積度： |
ＣＢ−１３０Ｍライブラリ使用時
従来品に対して約１．９倍の高集積化、最大６２００万ゲートの集積を実現。（２入力ＮＡＮＤ換算）
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| 低消費電力： |
ＣＢ−１３０Ｌライブラリ使用時 約５ナノＷ（電源電圧1.2V、内部ゲート1MHz動作時のゲートあたりの消費電力：当社従来製品比約３０％減）かつ数μＡの低スタンバイ電流を実現。（常温、最小チップサイズ）
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- ＣＢ−１３０Ｈライブラリ
| 用途： |
ハイエンド基幹通信機器、ハイエンドグラフィックス分野 |
| 動作周波数： |
３５０Ｍ〜約１ＧＨｚ帯まで動作可能 |
| セルタイプ： |
高速タイプセル |
本ファミリは高速設計に有効な高駆動能力セルを実現するために、セルハイトが高いセル構成を採用。加えて銅配線（最大９層）とＬｏｗ−ｋ層間膜（ｋ＝２．９）の導入により高信頼性、低容量化を実現し、さらに数ＧＨｚ通信用高速Ｉ／Ｏバッファ等を準備することで、１．２Ｖのコア電圧でギガヘルツ帯動作のチップを実現。そのため、大量のデータを超高速で取り扱う基幹通信やグラフィックス市場に最適。
- ＣＢ−１３０Ｍライブラリ
| 用途： |
コストセンシティブな汎用のネットワーク、グラフィックス、デジタル情報家電分野 |
| 動作周波数： |
１００〜３５０ＭＨｚ帯まで動作可能 |
| セルタイプ： |
高密度タイプセル |
本ライブラリはデバイスのスケーリングの効果を最大限に引き出し、さらにセルを最大限高集積化し、当社従来品比１．９倍の集積度を実現。これにより、チップ面積の更なる効率的活用を可能にします。そのため、本ライブラリはコストセンシティブな製品に最適。
- ＣＢ−１３０Ｌライブラリ
| 用途： |
低消費電力が要求されるモバイル機器分野 |
| 動作周波数： |
〜１００ＭＨｚ帯まで動作可能 |
| セルタイプ： |
低スタンバイリークタイプセル＋高密度タイプセル |
| 低スタンバイ対策： |
トリプルゲート酸化膜プロセス採用 |
本ライブラリではスタンバイ時に動作する受信待ち受け回路等のコントロール回路部分にスタンバイ電流の少ない低スタンバイリークセルを使用することで、プロセスの微細化に伴うスタンバイリークの増大を、チップレベルでバックアップ動作可能な数ｕＡまで低減。（最小チップサイズ、常温時）。
そして通話動作時に、高速の信号処理を行う必要のあるＤＳＰ等に高密度タイプセルを使用することで高速性を確保しつつ、１．２Ｖ動作により動作時のパワーを当社従来品比３０％削減。上記２つのセルライブラリの混載設計と当社の提供する低電力設計手法により、システムＬＳＩにおけるきめ細かなパワーマネジメントを容易に実現できるため、モバイル機器分野等の高速回路と低消費電力回路の両立が必要な分野に最適。
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- 従来６Ｔ−ＳＲＡＭに加えて、キャッシュ用メモリ、高速メモリバッファなどの高速で、大規模な（４〜１６Ｍビット、最大４００ＭＨｚ、）領域をカバーするために、当社の独自技術であるロードレス４Ｔ−ＳＲＡＭを準備。
４Ｔ−ＳＲＡＭ技術により（セルサイズ １．４２μｍ２）、当社６Ｔ―ＳＲＡＭ比約２倍のメモリ搭載容量を実現。
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- グラフィックスマーケットに投入しているＤＲＡＭ混載技術を推し進め最大２５６Ｍビットまで搭載可能。
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| （４） |
最大９層全層Ｃｕ配線（デュアルダマシンプロセス、最小配線ピッチ０．３４μｍ） |
- Ｃｕ配線をすべてのライブラリに適用し、従来Ａｌ配線では実現不可能であった微細化と高信頼性化を同時に実現。
また、抵抗率がＡｌの約４０％減という特性を生かし、薄い配線層の実現と新規Ｌｏｗ−ｋ膜（ｋ＝２．９：ラダーオキサイド）を層間膜に採用。その結果、配線ピッチ当社従来品比約３０％縮小し、かつカップリング容量を当社従来品比約１５％低減し、高速化、消費電力低減を同時に実現。
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- 最大６２００万ゲートかつ、５００ＭＨｚ以上の設計を可能とする階層設計、タイミングクロージャー設計をサポート。また、クロストーク、エレクトロマイグレーションといったシグナルインテグリティを考慮した設計手法を提供。
世界でデファクトスタンダードとなっている各種ＥＤＡベンダの最新ツールを積極的に導入し、大規模化、短ＴＡＴ化を実現します。また、社内製の高精度な3次元ＲＣ抽出ツール、および検証ツールの開発により、クロストーク、エレクトロマイグレーションなどのシグナルインテグリティ問題にも対応済み。さらに、高精度等負荷等長配線による低スキュークロッキング技術の自動化および、ＦＣＢＧＡパッケージ技術により高速なチップ設計の実現をサポート。
ＮＥＣでは当社のＣＰＵ、ＤＳＰ等のＩＰ群をアプリケーション毎に最適化し、より付加価値の高いシステムＬＳＩを短ＴＡＴで実現できる設計環境も提供してまいります。
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- 高性能、多ピンのフリップチップからチップサイズパッケージ（ＣＳＰ）までサポートすることで、すべてのマーケットに対応します。
| ＰＢＧＡ： |
最大６７２ピン |
| ＡＢＧＡ： |
最大７５６ピン |
| ＴＢＧＡ： |
最大１０８８ピン |
| ＱＦＰ： |
最大３７６ピン（０．４ｍｍピッチ） |
| ＦＣＢＧＡ： |
最大３０００ピン |
| ＣＳＰ： |
最大６００ピン |
