「ＣＢ−１２」向けコアのラインナップ及び仕様一覧

１．メモリマクロ（ＳＲＡＭ）

従来のセルベースＩＣの流れをくむビット／ワード構成をカスタマイズできる６Ｔｒセルを用いたコンパイルドタイプのメモリと、ロードレス４Ｔｒセルを用いたシステムＬＳＩに不可欠なの大規模メモリをラインアップ。

（１）高速メモリ（コンパイルド）

• １ポート：　４Ｋワード × ３６ビット（Tcyc = 2.0ns @ 1Kw × 36b）
• ２ポート：　４Ｋワード × ７２ビット（Tcyc = 2.5ns @ 2Kw × 16b）

（２）高密度メモリ（コンパイルド）

• １ポート：６４Ｋワード × ３６ビット（Tcyc = 4.0ns @ 32Kw × 16b）

（３）大規模メモリ（ロードレス４Ｔｒセル）

• １ポート：　４Ｍ、８Ｍビット

２．コアラインアップ

０．１３μｍＣＭＯＳの高集積、高速動作、低消費電力のシステムＬＳＩに期待されるマーケットをみすえてコアを用意。（開発中も含む）

（１）ＰＣ：	ＰＣＩ＊１コントローラ、ＵＳＢ＊２、ＩＥＥＥ１３９４
（２）コンシューマ：	Ｖ８５０Ｅ ＣＰＵ＊３、ＶＲｘｘｘｘ ＣＰＵ＊４、ＭＰＥＧ２エンコーダ／デコーダ、ＡＤコンバータ、ＤＡコンバータ、モデムＣＯＤＥＣ
（３）モバイル：	ＤＳＰ、音声ＣＯＤＥＣ
（４）通信：	ＡＴＭ＊５（２５Ｍ，１５５ＭＨｚ）、Ｅｔｈｅｒｎｅｔ　１０／１００Base／１Ｇbps、ＡＤＳＬ＊６ 、ＶＤＳＬ＊７
（５）グラフィクス：	ＤＲＡＣ＊８、２Ｄ／３Ｄアクセラレータ、ＮＴＳＣ／ＰＡＬエンコーダ
（６）各分野共通：	ディジタルＰＬＬ、アナログＰＬＬ、ＵＡＲＴ＊９、レジスタファイル、スキャン、ＪＴＡＧ、ＦＩＦＯ、ＣＡＭ、ＲＯＭ、ＤＲＡＭ、ＦＬＡＳＨ

３．インタフェース

内部回路は１．５Ｖ動作であるが、入出力バッファは２．５Ｖと３．３Ｖフルスイングのインタフェースが用意されている。標準のＣＭＯＳインタフェースブロックに加えて各種の高速インタフェースを準備。

（１）Ｉ／Ｏブロック：

• Ｉ／Ｏブロック：ＬＶＣＭＯＳ／ＬＶＴＴＬ
• ロー・ノイズ・バッファ（スルーレート・バッファ）
• ３―ステート・バッファ、オープンドレイン・バッファ

（２）高速インタフェース：

• ＧＴＬ+^＊１０、ＨＳＴＬ^＊１１、ｐＥＣＬ^＊１２、ＳＳＴＬ^＊１３、ＬＶＤＳ^＊１４、ＡＧＰ^＊１５、ＰＣＩ、ＵＳＢ、ＩＥＥＥ１３９４

＊１：	Intel社の提唱するインタフェース規格 （Peripheral Component Interconnect）
＊２：	Universal Serial Bus
＊３：	当社３２ビットＲＩＳＣ型ＭＰＵ「Ｖ８５０シリーズ」
＊４：	当社６４ビットＲＩＳＣ型ＭＰＵ「ＶＲｘｘｘｘシリーズ」
＊５：	Asynchronous Transfer Mode
＊６：	Asymmetric Digital Subscriber Line
＊７：	Very high bit rate Digital Subscriber Line
＊８：	Direct Rambus Asic Cell
＊９：	Universal Asynchronous Receiver Transmitter
＊１０：	Intel社の提唱するインタフェース規格 （Gunning Transceiver Logic）
＊１１：	High Speed Transceiver Logic
＊１２：	Pseudo Emitter Coupled Logic
＊１３：	Stub Series Terminated Transfer Logic
＊１４：	Low Voltage Differential Signaling
＊１５：	Accelerated Graphics Port