VR5000/A..( uPD30500/A )

ボードで間欠で Bootアクセスが発生しないボードがありました。 ブート・モードやリセットの立ち上がりなどの AC特性も調査しましたが、問題ありませんでした。 電源は 1秒程度でゆっくり立ち上げています。

最大でも10ms程度で、VDDを立ち上げないと、VR5000が立ち上がらない場合があります。 起動時の電源立ち上げ時間を短くしてください。

「キャッシュ・エラー・レジスタ(27)の内容は不定であり、ER、ED、ET、EEビットは1にセットされる可能性がある。 このビットがセットされることにより、キャッシュ・エラー・ベクタにジャンプする可能性がある。」 と考えて宜しいでしょうか？

いいえ、違います。
リセット後の通常動作時、キャッシュ・エラー・レジスタを読んでも、不定ですので、無視してください。
キャッシュ・エラー例外が発生し、キャッシュ・エラー例外のベクタにジャンプしたとき、 キャッシュ・エラー・レジスタの内容は有効です。キャッシュ・エラー・ベクタにジャンプ後にこのレジスタを読み、 原因を調べてください。
ご心配のような、リセット後のレジスタがたまたま 1 にセットされた事によって キャッシュ・エラー・ベクタにジャンプする訳ではありません。

ユーザーズ・マニュアル 7.2.10 キャッシュ・エラー・レジスタ(27)についての質問ですが、
1) キャッシュ・エラー・レジスタに要因が立った場合には、VR5000に対して割り込みを発生させるのでしょうか？

キャッシュ・エラー例外が起きると、VR5000のユーザーズ・マニュアルの『7.3.9 キャッシュ・エラー例外』 に記載されているベクタにジャンプします。

2)キャッシュ・エラー・レジスタの要因はクリア出来るのでしょうか？
　　(出来る場合には、クリア方法をお教えください)

クリア出来ません。キャッシュ・エラー例外は、パリティ・エラー例外です。原因としては、ノイズなどハードウエアに致命的な問題が起きています。 電圧が不安定になっていないか等、ハードウエアに問題がないかご確認ください。

VR5000を搭載したシステムで Floating point exceptionが発生しています。
　　mul.d $f16,$f10,$f8
命令で発生しているのですが、どのような条件でおこるのでしょうか？

これは命令とオペランドの形式が合わないために起きた問題です。
『mul.d $f16, $f10, $f8』について御説明いたします。
＜『mul.fmt fd, fs, ft』について＞　注：fmtは、S or Dのみ fd, fs, ftは、 VR5000/VR10000 命令編UMに記載されているとおり、fmtのオペランドでしか、正しく扱われません。
すなわち、今回の『mul.d $f16, $f10, $f8』の場合、$f16, $f10, $f8は全て倍精度である必要があります。 しかし、御社から頂いた $f10, $f8のレジスタの値は単精度であり、cvt.d.s命令で倍精度に変換しないと、 $f10, $f8はディノーマル数と認識されますので、今回のように未実装演算例外が発生します。

Cache命令の Fillを実行中にパリティ・エラーが発生している場合、キャッシュ例外は発生しますでしょうか？

はい、キャッシュ例外は発生します。

二次キャッシュからのリード時、先頭2ワードにパリティ・エラーがあった場合でも、 リード・データ 8ワード分すべて 1次キャッシュに格納され、Validとなるのでしょうか？ (パリティ・エラーがあったデータは、ソフトにて破棄しなければならないのでしょうか？)

この場合、ハード的に該当のキャッシュ・ラインは、invalidになります。 ソフトで invalidにする必要はございません。また、このとき、キャッシュ・エラー例外を発生します。

二次キャッシュからリード時先頭 2ワード以外にパリティ・エラーがあった場合は、 エラー・データ(エラーしたまま)一次キャッシュにそのまま書かれますでしょうか？ それとも付け直すのでしょうか？

VR5000シリーズは、L1cache に格納するデータのパリティ・チェックは、 最初の入力データ(double word)に対してのみ実施します。
残り 3 double word にエラーがあっても、L1cache に格納され、 CPU がこれらのエラー・データにアクセスしたときに、初めてパリティ・チェックを行い、 キャッシュ・エラー例外を発生します。

また、一次キャッシュがライトバックされるとき、全ワードのパリティ・チェックをCPU内で実施していますでしょうか？ それとも実施していないのでしょうか？　また、パリティは付け直したりしていますでしょうか？

パリティをチェックし、エラーが発見されれば、キャッシュ・エラー例外を発生します。

1次キャッシュでパリティ・エラーが発生した場合、 キャッシュ・エラーしたラインはすべてハードで Invalidするのでしょうか？ 　それとも、ソフトで Invalidする必要があるのでしょうか？

この場合、VR5000としてはパリティ・エラーを検出して通知するだけです。 ハードウエアとしては、それ以上の事はおこないません。従って、後の処理はソフトで行う必要があります。

VR4400のマニュアルを見ると仮想コヒーレンシ例外について記述されているのですが、 VR5000のマニュアルには、仮想コヒーレンシ例外について記述されている部分が見つかりません。

仮想コヒーレンシ例外がサポートされているのは、VR4000/VR4400のみです。 従いまして、VR5000では、仮想コヒーレンシ例外は発生しません。

VxWorksなどの RTOSが使えるか。

はい、VR5000のRTOSとして、VxWorks、pSOS、RX4000(NECエレクトロニクス)等がご使用になれます。

2次キャッシュ用のデバイス(TAGRAM,SRAM)の推奨品等はございますか？ (または使用実績のある部品等)　ある場合はその型番等を御教示願います。

TAGRAMとしては MCM68T618Cをお薦めしております。 また、データ用RAMとしては MCM69P536Cや uPD4382362等がご使用頂けるかと思います。 (CE信号について追加回路が必要になります。)

uPD30500A を購入し、現在開発を進めております。ブロック・ライトとは、どのようなときに発生するのか。

キャッシュを使用し、あるキャッシュ・ラインがミス・ヒットを生じ、 そのキャッシュ・ラインが外部メモリに、ライトバックされる時に発生します。

ブロック・ライトの転送レートはブート・モード(XmitDatPat)で設定するが、External Agent 側でコントロール出来ないのか？

ブロック・ライトの転送レートは、Power-on reset及び、Cold reset時のブート・モード・ビットでしか設定できません。
お客様がおっしゃっておられる『External Agent 側でコントロール出来ないのか？』は意味を理解できません。

例えば、高速デバイスと低速デバイスでブロック・ライトをサポートするにはどのようにして対応すれば良いのか？

外部メモリへのアクセス時間が非常に短い製品であれば、転送レートを『DDDD』等に設定し、 VR5000→EA→メモリの順でデータを書き込むことになると思います。
逆に、アクセス時間が長い製品に対しては、転送レートを『DxxxDxxxDxxxDxxx』にしたり、 EA内にバッファを設けてアクセス時間を満足するまでデータを待機させたりすれば良いでしょう。

kseg0とkseg1の物理アドレスが同じですが、どうしてですか。

同じ物理アドレスにマッピングされた外部デバイス(メモリ等)をキャッシュ・オン/オフで使用するためです。

kseg0とkseg1に別のメモリ・デバイスを割り当てることは可能ですか。
(いずれも、512MBまでの容量はありませんが)

同じ物理アドレスに別のメモリ・デバイスを割り付けることは、無理です。
例えば、物理アドレスの 0x0000_0000〜0x0800_0000 を SRAM、0x1f00_0000〜0x1fff_ffff を ROM にして、 お使いください。