VR4300..( uPD30200 )

VR4300 外部割り込みピン(INT1ピン)に関し、ユーザーズ・マニュアルでは「レベル・トリガ」と記載されていますが、 内部のどの信号(クロック)で信号をセンスしているのでしょうか？

Sclockです。

INT1信号は内部でのラッチはされているのでしょうか。
　　それとも外部信号がそのまま(内部クロックの同期はあるにしろ)ステータス・レジスタ等に接続されているのでしょうか？

入力段でラッチしています。ラッチしたものが原因レジスタに入ります。

INT1信号に外部バス・クロック1clk分だけイネーブルにした場合、
　　CPU内部に外部割り込み例外が発生する可能性はあるのでしょうか？
　　(弊社の使用条件では入力クロック50MHz、内部クロック100MHz、バス・クロック
　　50Mhzで使用しているためINT1のパルス幅は20nsとなります。)

IMの該当ビット=1, IE=1, EXL/ERL=0 クリアと全ての条件を満たしているときに、 1クロック分でもINT1信号が入力されると、割り込み例外は発生します。 (IM, IE, EXL/ERL はステータス・レジスタにあります。)

マスカブル割り込み(IP0〜IP7)が発生した場合、CPUが割り込みを検出した瞬間(クロックの立ち上がり)に CPU(ハード)が自律でStatusレジスタの 0ビット目(IE)が 0になると考えていますが、 この認識は正しいでしょうか？

違います。
マスカブル割り込みが発生した場合、CPUは原因レジスタの IP[7:0] の該当ビットをセットします。 御指摘いただいたステータス・レジスタの IEビットは、割り込み許可ビットになりますので、 ソフト(お客様)による設定となります。 なお、IE=0 の 場合、全ての割り込みが禁止され、IE=1 の場合、全ての割り込みが許可されます。

タイマ割り込み(IP7)を発生しなくするにはどうすればよいでしょうか？

タイマ割り込みだけをマスクしたい場合、ステータス・レジスタの IM7を "0" にし、IE を "1" にしてください。

タイマ割り込みの説明には「この割り込み要求を解除するときは、原因レジスタの IP7ビットをクリアするか、 または比較レジスタの内容を変更してください」とありますが、原因レジスタをクリアするには、 どうすればよいでしょうか？(IP7だけクリア可能？)

原因レジスタのIP7は、以下のようにクリアしてください。

例：      mfc0 r2, r13
          li   r3, 0xffff7fff
          and  r3, r3, r2
          mtc0 r3, r13

VR4300、4310シリーズの SYSADバスについて質問があります。 外部エージェントからのデータ有効信号であります Evalidが常に Lowとなった場合、 CPU側でバスを停止してしまうようなケースはあるでしょうか？

EValid#は、バス権が外部エージェントにあり(PMaster#=H)、有効なデータをプロセッサに渡すときだけ、 アクティブにしてください。上記以外の場合に、EValid#=L にすると、動作は保証できません。

CP0レジスタ以外の汎用レジスタ・アクセスでは、ハザードが生じますか？

汎用レジスタのアクセスでは、ハザードを生じません。