| Q1 |
uPD30700RS-200 (Vr10000) は VDDQSC端子，VDDQSYS端子の供給電圧により、
CMOS/TTLと HSTLの信号レベルの切り替えができると思いますが、
B・S試験時は CMOS/TTLと HSTLどちらの信号レベルになるのでしょうか？
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| A1 |
JTAG端子はB・S制御用端子として CMOS/TTLレベルですが、B・S試験時(実行時)のスキャンされる全端子
(B・Sセル) もすべてCMOS/TTLレベルとなります。
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| Q2 |
64bitマイクロプロセッサ VR12000(uPD30710)MIPS R10000 Microprocessor User's Manual
(Version2.0 October 10,1996) の p.203 11章 JTAGインタフェース・オペレーション の記述について、
JTAG試験(バウンダリ・スキャン)を実施する際に DCOK端子を Highにし、
SYSCLK端子を駆動させるとコアロジックにダメージを与える可能性がある、
と記述されていますが、DCOK/SYSCLK共に Highを印加し、バウンダリ・スキャン・テストを実行すると、
やはりコアロジックにダメージを与えるのでしょうか？
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| A2 |
はい、致命的なダメージを与えるおそれがございます。
(補足)
VR10000/12000系のデバイスは内部回路に多くのダイナミック回路を使用しております。
従って、適切なクロックが供給されない状態では内部的に過電流が流れてしまい、
デバイスのダメージを与えてしまいます(これは通常動作でも同じです)。
お問い合わせの場合にも、内部的に適切なクロックが供給されない状態となりますので、
そのような使用方法はおやめください。
(DCOKを Highにした場合には SYSCLKには 30MHz以上の信号がないとダメージを与える可能性があります。)
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| Q3 |
ダメージの内容として、どのような症状が考えられるのでしょうか？
(コアロジックのセルが破損する、誤動作のみで物理的に破損はしないのか？等)
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| A3 |
物理的な破損を引き起こす可能性があります。
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