端子..DC特性 端子処理

V850/SA1を外部バス仕様で使っています。 できるだけ消費電流を下げたいのでバスのプルアップ抵抗を高抵抗のものを使いたいのですが、 設計基準のようなものはありますか。動作周波数は 8MHz、バス配線長は 30〜50mm程度です。

基本的には、バスがハイ・インピーダンス状態になったときに中間レベルとならないよう値とします。 このためには、バスのリーク電流がプルアップ抵抗に流れたときにもハイ・レベルを保持するような値にしてください。 50kΩ〜100kΩ程度が考えられます。
なお、当然ですが抵抗値を大きくしますと、ノイズに弱くなります。 この問題を回避するには抵抗値を小さくする必要があります。 これらの仕様は個々のシステムで異なりますので、どの程度にするかはお客様の要求仕様に合わせて定めて頂く必要がございます。

「シュミット・トリガ入力スレッシュホールド電圧」と「ハイ・レベル入力電圧」、 「ロウ・レベル入力電圧」が別々に規定されていますが、例えば、入力電圧が Vt+ 〜 0.75Vdd のとき論理はどのように決定されるのでしょうか。 (「シュミット・トリガが優先」、等)「ハイ・レベル入力電圧」はリセット直後など 「論理が確定前」に有効なのでしょうか？

入力レベル電圧を優先してお考えください。
シュミット・トリガ入力スレッシュホールド電圧はあくまで参考値です。規格ではございません。

V850E/MA1ユーザーズ・マニュアルの「２．４」でポート端子の推奨接続方法において
　　入力状態：抵抗を介してVDDまたはVSSに接続
　　出力状態：オープン
と有りますが、リセット時はほとんどのポートが入力状態設定となります。実際の回路設計では
　［1］リセット時の状態を無視して出力ポートで使用する端子はオープンで良い。
　［2］リセット時に入力となる端子は必ず抵抗を介して VDD等に接続する必要がある。
のいずれでしょうか？

一概には言えません。
出力として使用する端子に関しては、その出力がどのような使われ方をするか、 接続する相手の状況も考慮して決定する必要があります。 未使用端子は理想的には［2］となりますが、システムとしての動作電流に余裕がない場合 (バッテリ動作等) を除いてはシステムをコンパクトにするために［1］の処理も使える、 と考えております。

アプリケーション・ノートの第２章の冒頭の(５)で、 接続できるメモリで 5Vデバイスも DC特性を満たせば接続可能とのことですが、 CPUのポートが出力となっている端子を 5Vにプルアップしてはいけないのでしょうか？

ダメです。
デバイスの規格は電気的特性で規定しており、そこに -0.5V 〜 Vdd+0.5V と明確に規定しております。
外部メモリで DC特性を満たす、と言う意味は『3Vでのインタフェース』が可能で有れば、と言う意味です。
アプリケーション・ノートの“DC特性を満たせば”には出力を 5Vにプルアップして良いとは書いておりません。 逆に、そのためにライト時の VOHと SRAMの VIHの比較がなされておりますので、いまいちどご確認ください。

uPD70F3017Aのデータ・シートの未使用時の端子処理において P00〜P07 は、 「入力時：VSSに接続してください」となっています。 I/Oポートの入力端子設定(初期値)の場合 VDDにプルアップしてはいけませんか？

いいえ、VDDでも問題はありません。
昔のデバイスで、抵抗でプルアップしていたときに電源の立ち上がり時に端子の電圧の立ち上がりが遅くて、 ロウからハイと認識されて割り込みが発生したことがあったそうです。 これを避けるためにこのような処理がとられ、その後も一部のデバイスではこのような処理が残っているとのことです。 なお、このデバイスでは、初期状態では NMIの有効エッジは指定されておりませんので、 このような問題が発生することはありません。

空端子処理に使用するプルアップ抵抗及びバス・ライン等に使用するプルアップ抵抗は、 何Ωを使用すればよろしいのでしょうか。 推奨値はありますでしょうか。
また、このようなプルアップ抵抗値を決めるには、何を基準に決めたらよろしいのでしょうか。

　特に推奨している抵抗値はございませんが、 未使用端子についてはハイ・レベルのリーク電流が流れたとしてもハイ・レベル入力電圧を維持できるような値にしてください。 例えば、Vdd=3.0V の場合に 10uAのリーク電流が流れても 0.75Vdd (=2.25V) を維持するには 75kΩ以下となりますので、 75kΩ以下の抵抗で Vddにプルアップしてください。
　また、バス・ラインに関しては、 バス・ラインに接続されているデバイスのハイ・レベル・リーク電流の合計でハイ・レベルが維持できる値が目安になりますが、 接続されたデバイスのロウ・レベルのリークや入力電流とプルアップ抵抗による電流を合計したものと、 最もドライブ能力の低いデバイスのロウ・レベルのドライブ能力とを比較して、 ハイ・レベルからの値とロウ・レベルからの値の中間程度の抵抗値で Vddにプルアップされるのがよろしいかと存じます。
なお、uPD70F3107の出力は Vdd+0.5V 以上にはできませんので、くれぐれも 5Vにはプルアップしないように御願い致します。

CPUの VDD電源が入力されてないときにポートに外部からハイ・レベル信号が入力されたときに問題はありますか？ (CPUには入力保護ダイオードは入っていないのか？)

問題です。
VDDがかかってないときに外部からポートにハイ・レベルを入力しても良いわけではございません。
あくまで正規の電源電圧が印加された状態でしかポートに電圧を印加してはいけません。 電源電圧が印加されていない状態でポートにハイ・レベルを入力し、 その状態で電源を投入するとデバイスが破壊する事が考えられます。 また、ポートから VDDの方向には入力保護ダイオードは入っておりません。

V850E/MS1のROMレス版(uPD703100GJ)を使用した際、パワーオン・リセット動作は期待通りに動作するのですが、その後にリセット入力すると、その後全くアドレス/データバスの動作がしません。どうしてでしょうか？

現象からWAIT端子の未処理(OPEN状態)が原因です。シングルチップモード０ではこの端子の初期状態はポートとなりますが、ROMレスモードやROMレス品でのこの端子の初期状態はWAIT端子となります。パワーオン後の最初の命令をフェッチする際にWAIT端子のレベル確認が行われます。この時にWAIT端子がOPEN状態ならば、WAIT端子はパワーオンに伴う電荷蓄積によりたまたまHレベルと認識され、ウェイト動作を行なわなかったので正常に動作。 しかし、その後のリセット入力では、WAIT端子の信号レベルがリセット入力以前の状態に依存する為、Lレベルの場合リセット解除後、直ぐにWAIT状態に移行しバス動作が停止します。(おそらく、端子処理として出力状態でオープンの処理を行っていたが、そのときの出力データがLレベルであった為に、端子の電荷がなくなってしまい、以降はLレベルと判断されたものと思われます。)WAITやHLDRQについてはポートとしてだけではなく兼用機能として正しく処理をして下さい。
具体的にはPULL-UP抵抗を付加します。

〔兼用端子処理対応の流れ：uPD703100での事例〕

(2006/01)