非同期SRAMの使い方

SRAMのメモリセルの基本回路を下図に示します。
インバータを２段リング接続してA=L,B=Hの状態とA=H,B=Lの状態の二つの安定状態があり、そのどちらかのデータを保持します。リード／ライトを行わせるためのNchトランジスタがビット線につながっています。



[リード動作]
選択されたアドレスのRAMセルのワード線がHになりNchトランジスタT1,T2がオンします。
この時ビット線はセンスアンプの入力につながっており、インバータI1,I2に保持されたデータがT1,T2を通ってビット線に出力され、それをセンスアンプで受けて外部に出力します。

[ライト動作]
選択されたアドレスのRAMセルのワード線がHになりNchトランジスタT1,T2がオンします。
この時ビット線にはRAMセルのインバータI1,I2のドライブ能力より十分大きなドライブ能力を持つバッファによりあらかじめ書き込むデータが出力されていて、そのデータをインバータI1,I2に強制的に書き込みます。

[データ保持]
SRAMはインバータにデータを保持しているので、電源を供給していればデータを保持し続けます。
電源電圧が低下していきインバータ動作が正常に行われなくなると、保持したデータも消える揮発性メモリです。
電源投入後はRAMセルのインバータI1,I2の値はLまたはHのどちらになるか分からず不定となります。

[消費電流]
データを保持している時の消費電流はRAMセルのインバータI1,I2が完全にオン／オフしているので、CMOSインバータの場合貫通電流が流れずリーク電流だけになります。
尚、使用目的により低消費電流のローパワーSRAMと高速SRAMに大別されます。

寄り道：インバータの構成による違い SRAMセルのインバータですが、下図に示すNMOSインバータを使ったものとCMOSインバータを使ったものがあります。 NMOSインバータを使ったものは4Tr2R構成といわれ、Nchトランジスタと高抵抗ポリシリコンだけでPchトランジスタを含まないのでメモリセルの面積を小さくできます。一方、インバータがオンすると電流が抵抗を通って流れるのでその分消費電流が増えます。 CMOSインバータを使ったものは6Tr構成のフルCMOSといわれ、メモリセルの面積は大きくなりますが、消費電流は殆どリーク電流だけとなります。

(2006/01)

低消費電力SRAMのデータ保持モードはスタンバイ状態とどのように異なるのでしょうか？

スタンバイ状態は電源電圧が動作範囲内でSRAMをアクセスせず、リード／ライト動作を行なわない状態です。従って、リード／ライト動作はいつでも可能です。
データ保持モードは、スタンバイ状態から電源電圧を下げてSRAMセルのデータを保持させている状態です。従って、電源電圧が動作範囲より低い状態でのデータ保持モードではリード／ライト動作は行えません。電源電圧が低い分消費電流は少なくなります。
具体的にuPD431000Aでは/CE1=H,CE2=HまたはCE2=Lと設定は同じになります。
データシート20ページの注意書きに記載されているように、/CE1コントロールの場合はCE2に条件がつきますが、CE2コントロールの場合は/CE1をHi-Zにしても構いません。アドレス,I/O,/WE,/OEの条件は特にありません。

(2006/02)

uPD431000Aのデータシート19ページのデータ保持モードの規格で/CE1≧V_CC-0.2V,CE2≦0.2Vと入力レベルの規格が厳しくなっているのはどうしてでしょうか？

uPD431000AのLバージョンの場合の規格は以下のようになっています。

	電源電圧	VIH(MIN.)	VIL(MAX.)
スタンバイ状態	4.5V〜5.5V	2.2V	0.8V
データ保持モード	2.0V〜5.5V	VCC-0.2V	0.2V

これはデータ保持モードで電源電圧が2Vまで下がった時に、通常の動作範囲内の規格であるV_IH(MIN.)=2.2Vが電源電圧の2Vより高くなるからです。これを避けるために入力レベルの規格を別に定めています。
後、V_CC,GNDから0.2V以内と入力レベルを制限しているのは、入力端子のCMOSインバータに貫通電流が流れるのを防ぐため、V_CC,GNDに近い値にしてデータ保持モードでの電源電流を制限するための意味があります。

(2006/02)

uPD431000Aのデータシート20ページの下記データ保持タイミングチャートでV_IH(MIN.)よりV_CCDR(MIN.)が小さくなっていますが入力レベルより電源電圧が低くなるのでしょうか？

これは上記A2に記載したように、V_IH(MIN.)=2.2Vは電源電圧が通常動作範囲内での規格です。
データ保持モードの電源電圧V_CCDR(MIN.)は2Vで、この時のV_IH(MIN.)は1.8Vになります。

(2006/02)

uPD431000AGU-B10X-9JH の NC端子 (9ピン) に A17の信号を入力して使用した場合問題がありますか？

問題ございません。
NC端子は、内部ではどこにもつながっておりませんので、電源電圧範囲内などの常識的な範囲であればどのような信号が入っても問題ございません。

データ・シート の AC特性で、リード・サイクル・タイミング・チャート2 (/CSアクセスの場合)に、 注意として「アドレスは /CSへのロウ・レベル入力と同時あるいはそれ以前に確定してください。」 との記述があります。
アドレスの変化が /CSよりも遅い場合は、アドレス・アクセスとなるだけですか？

ご推察の通りです。
/CS信号とアドレス信号の入力順序には優先順位は無く、データ・シートでは、 /CSアクセスかアドレス・アクセスかを規定するため、「注意」を 入れております。
どちらが先かで誤動作を起こす事はございません。

マイコンの仕様により、/CSがロウになってから、/UB, /LB, /OEへの入力が規格の max.15nsを越えます。
動作モードの表より、/CSと /UB, /LB, /OEがすべて満たされたときにデータが出力されるようですが、 そのタイミングは、/UB, /LB, /OEがロウになってから max.7ns後ですか？

/UB, /LB, /OEは出力バッファを制御している信号なので、/CSがロウになってからでないと動作しません。
ただし、この条件が満たされても、アドレスが確定していない限り、 出力データが出力バッファまで来ていないので、データが出力されません。

つまり、アドレス確定からの tAAと、/CSのロウ確定からの tACSを満たし、 かつ tOE, tABDを満たすところで、データが出力されます。
このアクセス方法ですと、15ns品であれば /CSのロウ確定からの tACSは満たしますので、 問題はアドレス確定のタイミングです。
仮にアドレス確定が /CSより 13ns遅れたとすれば、 15ns品であればデータ出力はそこから 15ns後以降なので、 /UB, /LB, /OEの入力が 15ns後だとすると、 そこから 13ns後でないとデータが出力されないことになります (7ns後ではデータが準備できないため)。

非同期SRAMで、/CSと/OE、/WEをアクティブにしたままで、アドレス切り替えによる連続アクセスはできますか。

/CS、/OEをアクティブにしたままのリード・アクセスはできます（アドレス・アクセスとして定義）。
/CS、/WEをアクティブにしたままのライト・アクセスはできません。同期SRAMのようにクロックでアドレスをサンプリングする構造でないため、各アドレス線の切り替わりタイミングのずれで、他のアドレスのデータを破壊するおそれがあります。

(2007/11)