uPD77210ファミリ

制限	HALT命令を実行した場合、システム・クロックが自動的に分周クロックへ切り替えられます。そのときに割り込み受け付けによるHALT解除が競合した場合、HALT解除指示信号をサンプリングできず、システム・クロック停止によるデッドロックが発生することがあります。 問題が発生する条件は次のようになります。 正常に動作する場合: DSPのHALT命令実行にてHALTS端子がセット HALTSの信号を受け、システム・クロックを分周クロックに切り替え HALTS端子がセット以降の割り込みでHALT解除 不具合が発生する場合: DSPのHALT命令実行にてHALTS端子がセット 同時に、すでにサンプリングされた割り込み信号が存在 HALTセットと解除が競合し、HALTSの信号は、少サイクル信号化 分周回路側でサンプリングできずデッドロック
対策	回避策はありません。HALT命令の実行と、割り込みによるHALT解除が競合しないようにしてください。

制限	PMT転送停止指示において、PMC EN = 0 (バッファリング動作停止指示) にセットしても、PMC BM = 1 (非転送中) にセットされません。PMC EN = 0 (バッファリング動作停止指示) におけるPMTの動作としてはバッファリングを中断し、転送中状態で待機します。
対策	PMTの転送停止指示はPMC ST = 1 (転送モードを転送停止) としてPMTを停止し、PMC BM = 1 (非転送中) かつ PMC EN = 0 (PMT転送停止指示) で転送が完了したことを判断してください。また、内部メモリ→ペリフェラルへのPMTでは、転送停止はペリフェラルへ最終データが転送された段階で完了となります。ペリフェラルから最終データが出力されたかどうかは、必要に応じて、ユーザ・プログラムで判断してください。

(uPD77210ファミリ ユーザーズ・マニュアル 第2版に記載済み)

制限	uPD77210ファミリを起動後、ASIO動作開始時に、ASO端子から想定されていない不定データが出力されます。 この現象は、電源投入直後にはASOSレジスタが初期化されず、その内容が不定となるために起こります。これにより、ASDTレジスタに出力したいデータをストアしても、LRCLKの立ち下がり前に、不定データが出力されてしまいます。この不定データは、マスタ・モード時、スレーブ・モード時のいずれの場合にも出力されます。
対策	回避策はありません。ASO を使用するときに、コーデック側でミュートをかけるなど、適切な処置をしてください。

制限	ASST ASOEN = 1 (オーディオ・シリアル出力許可)、およびHA2R ASOQ = 1 (ASOドライバはドライブオン注) の状態で、LRCLK1フレームの間にASDTへのストア・アクセスがない場合は、ASOはHi-Zとはならず、ASOSに格納されているデータをLRCLK立ち下がりに同期して出力を繰り返します。 注 : uPD77214のみ
対策	回避策はありません。ASOSに格納されている同じデータが繰り返し出力され、次段のD/Aコンバータでアナログに変換されると、DC(0Hz)の出力が出るので、人間の耳には音として聞こえません。

制限	マスタ・モードにてオーディオの出力をする場合、BCLK/LRCLKの供給（ASST MSSEL = 0）と同時にASOENを 1 にしないと同期ずれが発生します。 オーディオ出力時にパラレル-シリアル変換をASIOの中で行っており、そのパラレル-シリアル変換時の制御信号の生成方法に違いがあることが原因となります。マスタ・モード時は、ASOENをBCLKの立ち上がりでラッチした信号が制御信号に使用されます。スレーブ・モード時、LRCLKの立ち下がりでラッチしたASOEN信号が制御信号に使用されます。マスタ・モード時には、LRCLKの供給に関係なくASOENを 1 にすることにより、転送が開始されるため、BCLK/LRCLKの供給（ASST MSSEL = 0）と同時にASOENを 1 にしないと同期がずれます。 ASOからの出力を中断する際にASOENによる中断を行なった際にも、上記のような理由から再開時に同期がずれます。
対策	マスタ・モードでオーディオの出力を行う場合、BCLK/LRCLKの供給 (ASST MSSEL = 0) と同時にASOENを 1 にしてください。また、それ以降はASSTのリセットや、ASOENによる出力制御などは同期ずれの可能性があるため、使用しないでください。

制限	シリアル･ステータス･レジスタのリセット機能では、シリアル入出力に関するフラグの初期化、内部カウンタの初期化を行いますが、入出力シフト・レジスタの初期化は行いません。 マスタ・モードにおけるTSO/ASO/SIO割り込みは内部カウンタを基準にしており、場合によってはリセットによる同期ずれが発生する可能性があります。
対策	シリアル・ステータス・レジスタのリセットは、使用しないでください。 ハードウェアによるリセット解除後、TSIO/ASIO/SIOの初期化シーケンスの先頭でシリアル・ステータス・レジスタのリセットを使用することは問題ありません。

制限	ストア・エラー・フラグ／ロード・エラー・フラグがエラーの状態で、TSDT/ASDT/SDTへのストア／ロードを行っても、シリアル割り込みは発生しません。
対策	シリアル・ステータス・レジスタのストア・エラー・フラグ／ロード・エラー・フラグでエラーが発生した場合、シリアル・ステータス・レジスタのリセットによるエラー・クリアではなく、シリアル・ステータス・レジスタのエラー・フラグを直接クリアしてください。

制限	ノイズなどにより外部割り込み端子にデータ・シートに明記されているINTmnロウ・レベル幅のMIN.スペック(6tcC ns)を満たさない信号が入力された場合でも、割り込みと認識する場合があります。
対策	AC特性の割り込みタイミング必要条件に明記されているスペックを満たすようにしてください。

制限	MWAIT端子によるアクセス・ウエイトの挿入について、uPD77210ファミリ ユーザーズ・マニュアル 第2版に誤りがあります。 MWAIT(同期後)は、MWAITを1回ではなく、2回ラッチして生成する仕様となっています。上記タイミング・チャートでWait Counterを3CLK分停止させる場合は、次のようにMWAITを入力する必要があります。
対策	MWAITレジスタによるアクセス・ウエイト・サイクルの設定が3サイクル以上でなければ、MWAITによるウエイト挿入は不可能となります。

uPD77210ファミリがHDTにデータをストアしたあと、マスク実行 (HST HREM = 1) → マスク解除 (HST HREM = 0) とすることによって、HRE端子がアクティブ (HRE = 0 (ロウ・レベル)) となります。
uPD77210ファミリがHDTにデータをストアしていないとき、マスク実行 (HST HREM = 1) → マスク解除 (HST HREM = 0) としても、HRE端子はインアクティブ (HRE = 1) のままとなります。
また、HST HREMはマスク解除 (HST HREM = 0) → マスク実行 (HST HREM = 1) とすることによって、HRE端子の状態にかかわらず、HRE端子がインアクティブ (HRE = 1) となります。

ライト側も同様となり、HWEMによるマスク時に強制インアクティブ、マスク解除時はHDTにデータがあるかに依存します。

たとえば、エンコード系のシステムにおいてHIOでCPUと通信するとき、コマンド系はHREFをポーリングしてハンドシェークを行い、エンコードしたストリームはCPU側のDMAを起動してHRE端子でハンドシェークを行う場合、CPUが最終データを引き取っていない状況でDMA転送完了割り込みによってHRE端子をマスクすると、最終データがいつまでも転送されない状況に陥ります。

(uPD77210ファミリ ユーザーズ・マニュアル 第2版に記載済み)

TCSR TCLKPSの設定によって、カウントするクロック・ソースのエッジが異なります。

• プリスケーラ値が1/1のとき ： クロック・ソースの立ち下がりエッジでカウント
• プリスケーラ値が1/1以外のとき ： クロック・ソースの立ち上がりエッジでカウント

(uPD77210ファミリ ユーザーズ・マニュアル 第2版に記載済み)

システム・クロックの切り替えを行うとき、切り替え前後よりも長いハイ・レベル幅を持つ調整用のクロックが挿入されます。

(a) 外部クロック→PLL逓倍クロック （分周クロック→非分周クロック）


(b) PLL逓倍クロック→外部クロック （非分周クロック→分周クロック）

この調整クロックのハイ・レベル幅は、次のようになります。

• 外部クロック→PLL 逓倍クロック（または分周→非分周）でのクロック切り替え時
  （2×分周または逓倍率＋4.5）×非分周クロック周期またはPLL逓倍クロック周期
• PLL 逓倍クロック→外部クロック（または非分周→分周）でのクロック切り替え時
  （8×分周または逓倍率＋1）×非分周クロック周期またはPLL逓倍クロック周期

この間、長期化されたシステム・クロックによるサンプリング欠損が生じる可能性があるため、タイマ、シリアル・インタフェースなどは停止してからクロック切り替え処理を行ってください。

内部システム・クロックにて規定されているペリフェラルのACスペックについては、システム・クロック切り替え時もそのペリフェラルが使用される場合には、調整クロックを含めてそのスペックが満たされなければなりません。

たとえば、シリアル・クロック（スタンダード・シリアル・インタフェース）のMIN.規定は、「50かつ2×tcC ns」となり、クロック切り替え時にシリアル・インタフェースを使用するなら、調整クロックを含めて2サイクル分のシステム・クロックが必要になります。スペックが満たされてない場合、同期ずれなどの症状が発生する可能性があります。

システム・クロックの切り替えを行うとき、切り替え前後よりも長いハイ・レベル幅を持つ調整用のクロック^注が挿入されます。その間に受け付けられた割り込み要求については、正常に検出できない可能性があります。システム・クロックが切り替えられるときには、割り込み要求が発生しない状況で行ってください。

注	挿入されるハイ・レベル幅についてはシステム・クロック切り替えに関する注意事項 (クロック)を参照してください。

(uPD77210ファミリ ユーザーズ・マニュアル 第2版に記載済み)

クロック・ソース（CLKINダイレクト、PLL出力、分周器出力）の切り替えは、CLKCレジスタによって行います。選択／非選択の切り替え、PLLおよび分周器の切り替え設定には、それぞれの切り替えから16実行サイクル必要となります。

(uPD77210ファミリ ユーザーズ・マニュアル 第2版に記載済み)

起動時はリセット・アクティブによってCLKIN ダイレクト・クロックをシステム・クロックとして使用しますが、ブート過程において次のようになります。

• PLL 出力クロック（外部メモリ・ブート、ノン・ブート以外）
• CLKIN ダイレクト・クロック（外部メモリ・ブート、ノン・ブート）
• 分周器：分周器動作（1/1）、分周器出力クロック非選択

TSIO/ASIO/SIOのシリアル・データ・レジスタ・ロード許可フラグが許可の状態でFINT命令を使用すると、それ以降のロード許可の割り込みが入らなくなります。

(uPD77210ファミリ ユーザーズ・マニュアル 第2版に記載済み)

• ペリフェラル（0x3800-0x3FFF）に対する並列アクセスはできません。
• DPR = 0x3F とした 0x8000-0xFFFF への外部メモリ・アクセスは、MIOペリフェラルを介してアクセスするため、ペリフェラルとの並列アクセスはできません。
• DPRはX、Y とも共通で用いるため、異なるページに対するアクセスはできません。

表2-9　X, Yメモリ空間への同時アクセスの可否

Xメモリ Yメモリ		0x0000- 0x37FF	0x3800- 0x3FFF	0x4000- 0x7FFF	0x8000-0xFFFF
					DPR = 0x00-0x3E	DPR = 0x3F	DPR = 0x80	DPR = 0xC0-0xFF
0x0000-0x37FF		OK	-	OK	OK	OK	OK	OK
0x3800-0x3FFF		-	-	-	-	-	-	-
0x4000-0x7FFF		OK	-	OK	OK	OK	OK	OK
0x8000-0xFFFF	DPR = 0x00-0x3E	OK	-	OK	OK	-	-	-
	DPR = 0x3F	OK	-	OK	-	-	-	-
	DPR = 0x80	OK	-	OK	-	-	OK	-
	DPR = 0xC0-0xFF	OK	-	OK	-	-	-	OK

(uPD77213のみ)

プログラム・シーケンスにおけるbusy信号の認識方法を、DSP内のSDSBRレジスタ内のbusyフラグに基づいて判定とした場合、このフラグで示されるbusy信号は、SDカードへのデータ・ライト後に発生するbusy信号^注1のみとなります。
このフラグをマルチライト終了時のSTOPコマンド(CMD12)後のprogramming modeのbusy信号^注2の検出にも使用した場合、ソフトウエア側でbusy信号が検出できなくなり、ソフトウエアの仕様によっては次のコマンドを発行できない状況が発生するため、ソフトウエア側で注意する必要があります。

注1	SD Memory Card Specification Part1 V1.01 P.58 Fig.28、Fig.29を参照
注2	SD Memory Card Specification Part1 V1.01 P.59,60のFig.30-33を参照

(uPD77210ファミリ ユーザーズ・マニュアル 第2版の記載漏れ)

uPD77210ファミリ ユーザーズ・マニュアル 第2版にシリアル入出力モードの変更に関する記載漏れがありますので注意してください。

・シリアル出力モードの変更について:

シリアル出力のモード（データ長：8/16 ビット、LSB/MSB ファーストなど）は、データをSDT（out）にストアしたときのSSTの設定によって決定されます。SSEF = 0（SDT（out）にデータが存在）のときはSST の値を変更しないでください。SSTの値の変更はSSEF = 1（SDT（out）が空の状態）で行ってください。

・シリアル入力モードの変更について:

シリアル入力が行われている状態でSSTの値を変更しないでください。シリアル連続入力モードが設定されている場合（SICM = 1）は、SLEF = 1の状態でSICM = 0としてからシリアル入力のモード（データ長：8/16 ビット、LSB/MSB ファーストなど）を変更し、そのあと再びSICM = 1にしてください。SSTの値の変更が有効になるのは、SDT（in）およびSIS に入力されている2つのデータをロードしたあとの入力データからです。

SRTX,SRRXを111(112-143スロット)にした場合、128-143スロットとの入出力が可能でしょうか？

1フレーム最大128スロットまでしか対応できないため(フレーム同期信号は最大128スロット分となる)、SRTX,SRRXを111とした場合、スロット128以降をご使用いただくことはできません。

PMTによるDMA動作で外部メモリ空間をアクセス中に、プログラムによって外部メモリをアクセスしたいとき、MDTへのアクセスはPMTの動作と競合するので不可と思いますが、ダイレクトアクセスならば可能でしょうか？

ダイレクトアクセスとPMTアクセスは調停されるため同時アクセスが可能となります。

可能な場合、PMTによりメモリ入力と出力が同時に行なわれている時、それにダイレクトアクセスを加えた時、外部メモリに対するアクセス権の優先はどのようになるのでしょうか？

PMTはアクセスが連続しない（間欠で動作する）様に設計されているため、競合時、ダイレクトアクセスは必ずPMTの非アクセス期間にアクセスを実行するため、滞留することはありません。

逆に、プログラムによるダイレクトアクセスが連続しているときは、PMTによるアクセスは待たされ続けることになるのでしょうか？それとも、交互にアクセス権が与えられるのでしょうか？

ダイレクトアクセスとPMTアクセスが競合した場合、PMTが優先して処理されます。PMTアクセスは間欠で動作するため、間欠時にダイレクト（カーネル）アクセスをすることになるため、プログラムによるダイレクトアクセスが連続した場合でも、交互にアクセス権が渡されることになります。

PMTによる外部メモリ転送時の内部RAMへのアクセスとプログラムによる内部同一バンクRAMへの連続アクセスとの競合時は、プログラムの連続アクセスが終る迄、PMTは待たされ続けるのでしょうか？それとも、交互にアクセス権が与えられるのでしょうか？

uPD77210ユーザーマニュアルのPMT転送手順にも記載しておりますが、同一バンクにてプログラムによるアクセスとPMTが競合した場合、ダイレクト（カーネル）アクセスにウエイトが入ることになります。PMT転送を待って、PMTが非アクセス時にプログラムによるアクセスを行います。

外部データ・メモリ・ブート時、DSP内蔵ROMブート用プログラムが、ヘッダー部分の５ワード（ステップ数〜MSHW設定値）をまずリードした後に、その値を各レジスタに設定して、ブートしますが、その最初のヘッダー部分はどのような設定でリードされますか？

外部データ・メモリ・ブートでは、ブートヘッダ(0x8000-0x8004)を読み込む際の設定は、DPRレジスタ = 0x3F、MIDXレジスタ = 0x0000、MWAITレジスタ = 0xFFFF、MSHWレジスタ = 0xFFFF になります。しかがいまして、外部メモリのアドレス0x00000-0x00004に、この５ワードのブート・ヘッダーを書き込んでおいてください。

(2007/05)

リブートにより、内蔵データＲＡＭに初期値を書き込みたい場合、転送先アドレスとしてDP2を例えば0x0とすれば、R5L(DPR設定)を書き込まなくとも、X:0x0,Y:0x0の順番に書き込まれる、という事でよろしいのでしょうか？

リブートでは、データＲＡＭへのブートもサポートされています。
たとえば uPD77210 の 0x0000:x, 0x0000:y へのブートを行う場合には、命令メモリへのブートと同じプログラムを使用するため、Ｙメモリ (上位16bit)/Ｘメモリ(下位16bit) とした 32bit 単位で転送されます。転送順もリセット・ブートと同じく、下位16bit が先で、上位16bit が後になります。ＸメモリもしくはＹメモリだけへのリブートはできません。また、内蔵ＲＡＭはページ対象外となるのでR5L(DRP)へはどのような設定でも問題ありません。

(2007/05)