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Volume 85 (2008/07/02)
VLSIシンポジウム2008発表論文のご紹介 (1/5)
2008年6月17日から20日まで、米国ハワイ州のHilton Hawaiian Villageホテルで、最先端のデバイス、プロセスや回路技術が発表される「VLSIシンポジウム (2008 Symposia on VLSI Technology and Circuits) 2008」が開催されました。今回は、その中から当社単独、および当社とNECが共同で発表した研究成果をご紹介します。
VLSIシンポジウムの概要
VLSIシンポジウムは、半導体電子デバイス／回路技術分野においてIEDM (International Electron Devices Meeting)、ISSCC (International Solid State Circuits Conference) と並ぶ大きな学会で、デバイス／プロセスをテーマとするVLSI Technologyと回路技術をテーマとするVLSI Circuitsで構成されています。会期に先立ち、それぞれの学会にShort Courseが併設され、VLSI Technology学会では32nm～22nm世代に向けての展望、VLSI Circuits学会では混載メモリ設計、低消費電力設計 (Power Management) のレクチャーが行われました。
NECエレクトロニクスの発表論文
NECグループが主著者となる論文は7件採択されました（Technology4件、Circuit3件）。そのうちNECエレクトロニクスは単独で1件、NECと共同で4件の論文を発表しました。この4つの論文の概要を紹介します。
[ Symposium on VLSI Technology ]
- Session 5.3 （NECと共同）
- Single metal/single dielectric gate stack realizing triple effective workfunction for embedded memory application
- 低電力、高性能なシステムLSIを低コストで実現できる新しい金属ゲートCMOSトランジスタを開発
- シリコンプロセスと親和性の良いニッケルダイシリサイド（NiSi2）を金属材料として使用することで、1種類の金属ゲートで3種類のしきい値を持つそれぞれのトランジスタを同一ウェハー上に実現しました。これによりDRAMやSRAMなどのメモリ混載システムLSIの低電力、高性能、低コスト化が可能になります。
- Single metal/single dielectric gate stack realizing triple effective workfunction for embedded memory application
- Session 11.1（NECと共同）
- A New Direct Low-k/Cu Dual Damascene (DD) Contact Lines for Low-loss (LL) CMOS Device Platforms
- コンタクト抵抗と静電容量を低減する新構造高速CMOSデバイスを開発
- 信頼性に優れた低誘電率シリカ炭素複合膜を用いたLow-k積層膜に銅を埋め込んだLow-k/Cuダイレクトコンタクト配線の新構造CMOSデバイスを開発しました。
- A New Direct Low-k/Cu Dual Damascene (DD) Contact Lines for Low-loss (LL) CMOS Device Platforms
- Session 16.2
- Reduction of Vth Variation by Work Function Optimization for 45/40-nm Node SRAM Cell
- 45/40nm世代SRAM向けトランジスタの特性ばらつき低減技術
- ゲート絶縁膜にハフニウムを採用することにより、LSIを構成するトランジスタの特性ばらつきを低減する技術を開発しました。これにより設計マージンが広がり、困難だと考えられていた45/40nm世代のSRAM設計が可能になります。
- Reduction of Vth Variation by Work Function Optimization for 45/40-nm Node SRAM Cell
[ Symposium on VLSI Circuits ]
- Session 7.2（NECと共同）
- A Small-Delay Defect Detection Technique For Dependable LSIs
- 信頼性の高いLSIを実現するための微小遅延欠陥のテスト技術を開発
- LSIチップごと、テストパターンごとに異なる論理回路の遅延値を短時間で測定するテスト技術を開発しました。これにより、選別テストで従来見逃していた微小な遅延欠陥を検出できるようになり、信頼性の高いLSIを実現します。
- A Small-Delay Defect Detection Technique For Dependable LSIs
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