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Volume 75 (2007/06/26)
VLSIシンポジウム2007発表論文のご紹介 (4/5)
デュアルストレスライナの効果を最大化する新CMOSインテグレーション技術
ストレスライナ窒化膜の応力を効果的に利用し、トランジスタのドライブ電流を向上できる独自の2重細らせ側壁構造と密着性向上技術を開発することで、低コストと高性能を両立するCMOSトランジスタを実現しました。
ユビキタス社会に向けて、低コストで低電力・超高速なシステムLSIが求められています。そのためには低コストと高性能を両立するCMOSトランジスタを実現しなければなりません。今回、NECエレクトロニクスはストレスライナ窒化膜の応力を増強させることにより、トランジスタのドライブ電流を向上できる独自の2重細らせ側壁構造と密着性向上技術を開発しました。新材料導入に頼ることなく、従来より使用されている一般的な材料（窒化膜）を用いていることでコスト増を抑え、低コストと高性能を両立するCMOSトランジスタを実現しました。
今回開発した技術の特長として、独自の側壁構造（L字型側壁細らせ）でストレスライナ窒化膜の応力を効果的にトランジスタに印加させると、ピエゾ抵抗効果によりオン抵抗が低減し、ドライブ電流が向上することがわかりました。図1に示すように、ソース・ドレイン電極形成用のゲート電極の側壁を2重構造にし、あとから除去することによってチャネルに強いストレスがかかるプロセスを開発し、デバイス試作に適用しました。またストレスライナ窒化膜は、自分自身の応力のためにはがれやすいことが課題でしたが、界面に密着層を挟んで応力緩和を防ぐプロセス"Adhesion Reinforcement Technique"（図2）を開発しました。
その結果、図3のL字型側壁細らせを適用したトランジスタの特性は、当社の試作従来技術と比較してnMOSFETオン電流は6%向上、チャネルコンダクタンスは10%向上します。また図4の密着性向上プロセスを適用したデバイス特性では、界面に密着性改善のための酸化膜もしくは薄い低応力SiN膜を挟むことで、はがれ試験耐性が向上し、特に圧縮SiN膜を適用したpMOSFETにおいて顕著なIon向上効果が得られます。
当社試作従来技術に比べてnMOSFETオン電流は6%向上、チャネルコンダクタンスは10%向上。
（左）はがれ試験耐性向上、（右）pMOSFETのオン電流は7%向上。
このような高応力という性質を十分引き出すための構造と製造方法の工夫により、窒化膜という点では従来材料のポテンシャルを大きく引き出すことに成功しました。NECエレクトロニクスはユビキタス社会実現に向けて、さらに低コストと高性能を両立するトランジスタを実現し、低電力・超高速システムなLSIの開発を進めていきます。
