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Volume 74 (2007/06/19)
IITC2007発表論文のご紹介 (3/3)
45nm世代におけるビア形状の改善によるビア内微少空孔（マイクロボイド）生成抑制
45nm世代の半導体において、ビア形状がゆがむことによってビアボール内に微小な空孔（ボイド）が生成されることを突き止めました。ビア形状の改善に加えて、製造時における形状の管理手法の確立を行うことで、歩留まりの改善や信頼性の向上を実現しました。
今回、東芝／SONYおよび当社は45nmCMOS世代のシリコン半導体論理回路に搭載される銅配線の共同開発を進める中で、ビアホールの形状ゆがみとビアホール内の微小空孔（マイクロボイド）の発生に関連性があることを突き止めました。このビアホール形状のゆがみを定量化し生産管理することで、製品の歩留まり向上を達成することができ、45nm世代プロセスの早期量産化に向けた目処がつきました。
45nm以前のプロセスでは顕在化しなかったビアホール内の微小な空孔は、プロセスの微細化に伴いビアサイズが小さくなることで、同一サイズの空孔であっても歩留まりや信頼性上、致命的欠陥になります（図1）。
この微小な空孔は、従来の不良検出方法であるビアチェーンを用いた抵抗測定では、その抵抗変動量が保証しなければならないビア数と比較して小さすぎるために検出することが困難でした。実際にビアチェーン抵抗測定を行った結果、ビア内の微小ボイドの有無にかかわらずほぼ一定の抵抗値を示していました（図2）。
そこで、ビアチェーンを構成する個々のビアについて熱抵抗変化量を測定するOBIRCH法を用いたところ、大規模なビアチェーンにおける不良ビアを特定することができ、そのビアの抵抗上昇の要因がすべてビア内の空孔発生にあることを突き止めました（図3）。
また微小空孔の発生メカニズムを解明するために、OBIRCH法で不良特定したビアに対して、平面SEM解析を行った結果、空孔のある不良ビアホールに鋭角的なゆがみがあることが明らかとなりました（図4）。同時に微小空孔が存在しないビアホールは真円形であることも発見しました。
これらの結果を踏まえ、安定して生産管理するための手法を検討しました。このビアホールのゆがみを、Via-Edge-Roughness（VER）を直径の最大値と最小値の差として定義することにより、定量的にビアホール内の微小空孔の発生とVERの強い相関関係を突き止めました（図5）。
このグラフから、本製造方法の場合は、しきい値は4nmであることがわかります。よってVERを生産管理の新規項目として追加し、4nm以下で生産することで、従来ビア内空孔が発生していたウェハーが高い歩留まりを実現できるまでになりました（図6）。
NECエレクトロニクスは、45nm世代プロセスの早期量産化に向けて引き続き開発を進めていきます。
