サイトマップ  お問い合わせ

Volume 70 (2006/12/27)

65nm世代以降のシステムLSI開発での最適な設計マージンが設定可能な技術を開発

半導体デバイスの高速化・微細化の進展に伴い、システムLSIを開発するうえで半導体デバイスの特性ばらつきを踏まえた設計マージンを十分確保することが難しくなっており、LSIの性能を最大限に引き出せる適切なマージンの設定が重要になっています（図1）。

特に配線部分はタイミング性能に占める割合が増えており、デバイス性能を決定する要因となっています（図2）。

一般的に配線ばらつきは、配線の高さ、幅、間隔などのパラメータとして表しますが、これらのパラメータのばらつき幅を一律に最悪条件で扱ってしまうと、過大マージンとなり実際のデバイス性能が引き出せなくなってしまいます（図3）。

NECエレクトロニクスは、この問題を解決するための研究開発を進めてきました。そして今回、新たに高精度にばらつきを考慮できる設計手法を開発し、その有効性を実証しました。

この手法のポイントは、いかなる配線パターンにおいても、遅延ばらつきが統計的にワーストの場合、複数の配線形状パラメータ（高さ、幅など）間のばらつき量の割合が一定になることです。これにより、予測される配線形状パラメータの変動量から、統計的に配線遅延がワーストコーナとなる配線形状パラメータを一意的に確定することが可能となります（図4）。配線パラメータの統計的なワーストコーナは、複数の配線パラメータのばらつきのワースト値を単純に組み合わせるのではなく、パラメータ間の統計的な独立性を考慮して各配線パラメータの変動幅の組として決定することができます。

また従来の配線パラメータごとのワースト条件を組み合わせる手法に比べ、同一配線層の配線容量（抵抗）のばらつきマージンは0.7倍と小さくなり（30%改善）、配線層間のパラメータ間の独立性を考慮することによりさらに0.7倍小さくなります（30%改善）。従ってトータルのばらつき量は、0.7～0.5倍で済むことになるため、結果的に65nmプロセスでの配線遅延ばらつきは、90nm世代と同程度に抑えることが可能となります（図5）。

この手法を米国EDAベンダのSequence Design社と共同で、実際の設計ツールであるRC抽出ツールColumbus-AMSに組み込むことにより、従来のRC抽出ツールとまったく同じ使い勝手のまま、高精度にばらつきを考慮した配線パラメータを得ることが可能となりました。また、複数のワーストコーナ条件に対応するRCネットリストを1回のRC抽出ツールの実行で抽出することができ、設計を効率化できます（図6）。

NECエレクトロニクスは、将来的には統計的タイミング解析によるサインオフ技術が実用化されると期待していますが、それより前段階において、今回の配線ばらつきのコーナモデル生成技術がより実現性が高く有効な設計技術であると考え、いち早く実用化しました。今後も微細化に対応した統計的設計手法の早期の実用化を目指して一層積極的な研究開発活動を展開していきます。

＜補足＞
この技術の基本概念は、ASP-DAC 2006, "Statistical Corner Conditions of Interconnect Delay (Corner LPE Specifications)" にて発表しました。

用語の説明 用語 説明 RC抽出 LSIのレイアウト中の配線が持つ電気的な特性をその形状で決まる、抵抗成分（R）、容量成分（C）として計算すること。また、それを実行するEDAツール。 配線ばらつき LSIの配線の高さや幅などのパラメータが、微細加工装置の精度や製造条件によってばらつくこと。 遅延ばらつき LSI内の回路の特性（スピードなど）が、目標特性から変動してしまうこと。その原因にはトランジスタのばらつき、雑音、温度や電圧など使用条件の揺らぎなど複数の要因がある。配線ばらつきはその要因の1つ。 ワーストコーナ 遅延ばらつきが最悪となるときのこと。ばらつきの要因となるパラメータの値の組み合わせで決まる。

---

---

この記事に興味を持たれましたか？

はい   いいえ

詳細検索機能/特性検索

関連リンク