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Volume 69 (2006/12/01)
静電気破壊に負けない！90nmプロセス以降の静電気放電保護新技術
2006年9月10日から15日まで、米国アリゾナ州のTucsonで、電子機器、部品に関する静電気障害とその対策、電磁障害とその対策の研究に関して世界で最も権威のあるESD Associationが主催する国際学会「EOS/ESDシンポジウム」が開催されました。今回は、「EOS/ESDシンポジウム」で当社が発表した研究成果をご紹介します。
半導体の微細化に伴い、特に90nmプロセス以降の世代ではトランジスタのゲート絶縁膜の薄膜化（1.6nm以下）が進行し、静電気放電（ESD：Electro Static Discharge）に対するトランジスタの耐性が著しく低下してきています（図1）。こうした状況のなかで、高機能LSIでは高速I/Oやアナログブロックのノイズ耐性向上を目的として電源を分離した多電源システムLSIが開発されています。またモバイル用LSIでは、各機能ブロックへの効率的な電源供給で消費電力の低減を図るために、多いものでは10個以上の電源を分離した多電源システムLSIが開発されています。しかし、この電気的に分離された機能ブロック間のインタフェース部分においてのESD保護耐性の確立は特に難しく、最も大きな課題となっています（図2）。この問題を解決するために、当社では（a）各機能ブロック内のESD耐性を向上させた新型の電源ESD保護素子と（b）ESDイベント時にGND間に流れる電流を検知して動作するESD保護回路を用いた90nmプロセス以降の多電源システムLSIのESD保護手法を開発しました。
Contact Ballast (CTB) transistor layout
図3が、電源ESD保護素子の構造です。縦方向の抵抗素子であるコンタクト抵抗を利用したレイアウト技術で、面積縮小かつ高性能な新型電源ESD保護素子を開発しました。1.6nm薄膜トランジスタに対して同一面積で当社従来比3倍のESD保護性能を達成しています。
またGND間に流れる電流を検知して動作する（GND電流トリガ）ESD保護回路は、2種類の手法を開発しました（図4）。GND間のNMOSトランジスタが、ESDイベント時にGND間に流れる電流（1）による電位差を検知し、インタフェース信号ラインの電圧上昇を抑える（3）保護素子として機能するもの（図4（a））と、GND間のNMOSトランジスタが機能ブロック間のバイパス保護であるサイリスタ保護素子のトリガ回路として機能するもの（図4（b））です。本検知機能により保護回路の低電圧動作が可能になり、当社従来比1/7の小面積でかつ2.5倍のESD保護耐性となるMM規格*1 で500V、HBM規格*2 においても7,000Vを実現しました。
これらの技術は、すでに90nmプロセスにおいて新型の電源ESD保護素子が適用されており、ESD保護回路についても55nmプロセスでの実用化を目指しています。NECエレクトロニクスでは、今後も低消費電力および高機能なシステムLSIの静電気保護技術の開発を進めていきます。
注釈(*)
- MM規格：Machine Model というESD試験規格の1つ
- HBM規格：Human Body Model というESD試験規格の1つ
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