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Volume 11 (2003/07/02)

VLSIシンポジウム研究発表のご紹介 (1/2)

2003年6月10日から14日まで、半導体の学会として国際的にトップクラスの権威を誇る「VLSI (Very Large Scale Integration)シンポジウム 2003」が京都で開催されました。今回は、「VLSIシンポジウム」で、ＮＥＣエレクトロニクスが発表した研究成果をご紹介します。

VLSIシンポジウムとは

VLSIシンポジウムとは、半導体回路の研究や開発成果の発表の場である「ISSCC (International Solid-State Circuits Conference)」、IEDM (International Electron Devices Meeting)」と並ぶ大きな学会です。今回ご紹介する「VLSIシンポジウム」は、半導体に関するすべての技術開発発表の場であり、1981年に創設され、最近では毎年1回、ハワイと京都で交互に開催されています。近年の傾向は、企業に加え大学・大学院、研究機関からの出稿も増え、地域別としては特に韓国や台湾などアジア発の発表が急増しています。今回のシンポジウムでは、161件の発表論文のうち、約32％がこれらアジア勢の発表であり、2002年の約15％に比べ、その躍進が目立ちました。

VLSIシンポジウムは、材料やLSIの製法などを議論する「テクノロジーシンポジウム」と、回路構成を議論する「サーキットシンポジウム」の2分野に分かれています。特に今回の「サーキットシンポジウム」部門では、メモリやCPU、無線通信など、最近話題の技術の発表が目立ちました。

NECエレクトロニクスの発表論文

今回、当社はふたつの分野において、次の３つの論文を発表しました。

<<論文タイトル>>

<<論文内容>>

テクノロジーシンポジウム

●銅配線断面形状モデリング手法

銅配線断面形状モデリングは、90nmノード以降の製品では不可欠とされている銅配線において、高精度なシミュレーションを用いた設計を可能にする手法です。銅配線に特有の回路パターンに依存したプロセス特性を組み合わせることにより、配線に応じて配線膜厚などの回路形成条件を適切に割り出すことが可能になります。

銅配線は、アルミ配線に比べ、ウェハーへ回路を加工する際、配線の断面に歪みが生じやすいという問題を抱えていました。そのため、従来は歪みを前提とし、１割以上のズレを考慮して余裕のある回路を設計するため、チップ面積や消費電力が増加していました。今回開発したモデリングを使用することで、歪みを前提とする回路設計が不要となり、チップサイズや消費電力の最適化が実現できます。（図1）。また従来は、シミュレーションの際に必要な配線抵抗といえば、一定の数値しか用いることができませんでしたが、この技術により、配線の密度、配線と配線の間隔などによって異なる配線抵抗値を部分別に把握可能となり、配線の抵抗や容量を適切に割り出せるようになりました。その結果、回路設計において不可欠な電気信号のタイミングを検証する作業が容易になり、開発期間を短縮すること、プロセス能力を最大限に活用すること、が可能になります（図2）。

当社は2003年度中に開始予定の90nmプロセスを採用したLSIの量産から、この新技術を活用する予定です。この技術を利用した開発ソフトウェアはすでにSynopsys®製「Star-RCXT™」、Sequence Design製「Columbus」に新機能として追加され、販売されています。

• Synopsys®サイトへ
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