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Volume 9 (2003/06/18)

ISSP誕生までの軌跡 第一部　挑戦の始まり (1/2)

プロローグ　時代が求める新しいASICとは

携帯電話の多機能化、インターネットのブロードバンド化により、日本人の通信環境は激変した。画像や動画入りのメールが誰でも簡単にやり取りできる時代になったのだ。そして、それらに対応する通信端末機器の心臓部には、必ずといってよいほど高性能のLSIが組み込まれている。私たちの暮らしは、いまやLSIに支えられているといっても過言ではない。製品の開発には、LSIの設計が不可欠であり、製品のライフサイクルが短くなれば、LSIの設計も当然のようにより短期間で行わなければならない。もちろん、既存のLSIより高性能化・多機能化をコストダウンと共に実現しなくてはならないのだ。ブロードバンド時代の到来がささやかれ始めた1990年代の終わりから2000年の春にかけて、NECエレクトロンデバイス　システムULSI開発本部(当時)で議論されていたのは、まさにこの問題であった。

システムULSI開発本部は、一風変わった性格の部署であった。この部署のターゲットは他の開発事業部とは異なり、一般のマーケットではない。お客様は、当時のNECソリューションズやNECネットワークス、つまり身内のためのLSI開発を担当していた部門である。このような部門の性格上、性能を重視した開発が推進されていた。高性能を追求し、次々と製品を開発していった結果、性能を重視したASIC（特定用途向け半導体）を年間600品種も開発していた時期もあった。しかし、時代は彼らに性能のみならず製造コストや開発期間のバランスを要求するようになっていったのだ。議論の内容は、まさにここにあった。

当時、NECエレクトロンデバイスではASICの製品ラインとして、セルベースICとゲートアレイの2種類を持っていた。しかし、高性能を実現できるが開発期間が比較的長く、また開発コストも若干高くなってしまうセルベースICと、性能は限定されてしまうが開発期間が短く、開発コストが比較的安いゲートアレイの技術的な隔たりが広がり過ぎて、その中間の領域にあたるユーザー・ニーズに応えきれなくなってきていた。さらに、競合他社はその中間領域に開発期間が短く、開発費も低く抑えられるFPGA（Field Programmable Gate Arrays）を売り物に市場へ参入してきていた。FPGAに対抗しうるセルベースICとゲートアレイの中間に位置する新しいコンセプトのASICがなんとしても必要だった。そして、議論の中から生まれてきたのが、ISSP(Instant Silicon Solution Platform)である（図1）。セルベースIC並みの高速動作を実現する一方、FPGAに匹敵する短い期間での開発。これこそ、時代が求める新しいASICになる。議論をリードしてきた前田直孝は、そう確信した。

基礎検討は、試行錯誤の繰り返し

2000年5月、ISSPの開発プロジェクトがスタートした。とはいえ、スタッフはリーダーの前田を含めてわずか数名。しかも、専任は若い水野雅春ただひとりであった。水野に与えられた使命は、ISSPを製品化するにはどのような構造を形成すればよいのかを調べる基礎検討である。最初は他社技術や特許関係の調査からスタートした。インターネットをフル活用して、とにかく調べに調べた。そうしているうちに、徐々にISSPの方向性が見えてくる。そこで、また部内で議論が始まる。この過程を繰り返しているうちにISSPの基本的な骨格が次第に固まっていった。

基礎検討における山場のひとつが、配線構造をどうするかであった。お客様のニーズに応えるには、マスクを5層構造にする。そして、下部構造は共用マスクとして基本ブロック内配線、テスト回路配線、クロックツリー配線、電源配線をあらかじめ埋め込んでおく。上部は個別マスクとしてお客様用のカスタマイズレイヤーとする。ここまでは、比較的簡単に決まった。なかなか決まらなかったのは、カスタマイズレイヤーを、何層にすべきかということだった。お客様の負担を軽くするには、レイヤーは少ないほうがいい。当初は1層で考えたが、それでは要求される性能の実現は明らかに無理だった。各レイヤーを接続するピアを工夫して1.5層ではどうか。2層ならできるだろうか・・・検討の日々が続く中、外部の反応は冷たいものだった。製造面で協力していた第二システムLSI事業部（当時）の梅木義孝でさえ、内心「カスタマイズレイヤーを1～2層にして目指す性能が実現できるわけがない」と思っていたという(ちなみに、梅木はその後の異動で開発側として逆の立場となり、このISSPプロジェクトに参加することになる)。しかし、水野の努力は周囲の否定的なムードを吹き飛ばす。結局、この問題は共用3層、カスタマイズ2層で解決した。

アーキテクチャーの中核となる基本ブロックの設計が、もうひとつの大きな山場であった。一般的なゲートアレイでは、基本ブロックは2入力NANDなどで構成されるが、設計効率の面でも性能面でも、水野にはそれがベストの選択とは思えなかった。そこで開発済みのASICを分析して、その最大公約数的なブロック構成を割り出し、試行錯誤を繰り返しながらISSPの基本ブロックを完成させた。図2のとおり（次ページ参照）、ISSPのブロック構成は複数のロジックとフリップフロップが組み合わされた構造となっている。この独自の構造により、タイミング検証にかかる時間を短縮可能にするクロックを埋め込むことができたのだ。

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