サイトマップ  お問い合わせ

Volume 5 (2003/05/20)

CB-90開発物語 第二部　設計編 (1/2)

CB-90開発推進会議の立ち上げ

小野篤樹ら先端プロセス事業部による90nmプロセス「UX6」の開発が佳境に入った2001年春、「CB-90開発推進会議」が発足。いよいよ製品化へ向けて設計部隊が活動を開始した。

CB-90の立ち上げ時に採用した開発コンセプトは、開発期間を短縮するために製品と設計環境を同時開発することであった。従来のLSI製品開発は、マニュアル、設計ライブラリ、ツールといった設計環境をまず開発した後に製品開発を進めてきたのに対し、今回の開発では、開発を急ぐ少数のハイエンドLSI製品を選定し、回路設計と設計環境の開発とを同時に進めた。その際、後発の製品開発については、先行製品で培った設計環境をカスタマイズして対応することを十分に意識して設計環境を整備するのだ。これにより、肥大化する最先端LSI設計工数やTime to Market期間の大幅短縮が実現できるようになる。このような開発コンセプトから、先行製品開発で培った設計環境を流用・カスタマイズすることで、後発の幅広い性能のLSI製品開発を容易化し、開発の期間やコストを削減する、という今後のハイエンドLSI製品の開発に有効な手法が生まれることになった。

開発全体の進行状況を管理する開発推進会議のもとには、UX6プロセスを実現可能な形にする「UX6デバイス開発チーム」、設計基準や基盤ライブラリの基本仕様をまとめる「UX6製品化検討会」、さらに「GHz ASIC設計環境チーム」としてふたつのワーキンググループがおかれ、それぞれが明確な役割と目標をもって活動を開始した（図1）。

これまで、ひとつの製品のために事業部の枠を超えたチームがこれほど大規模に結成されたことはなかった。さらに、90nm世代で抱える諸問題を解決するには具体的製品開発と一体化した設計基盤の構築が必要である。この一連の開発チームやワーキンググループには、中核となるプロセス開発や設計環境を担当するメンバーが選ばれていたことに加え、ハイエンドLSI設計を担当する第一カスタムLSI事業部の精鋭メンバーが参加し、さらに、数GHｚの超高速LSIの実現手法を専門に研究していたNECシリコンシステム研究所の研究者までが招集されていた。おおげさかもしれないが、全社的なプロジェクトとして動き始めたのだ。

設計の第一歩は、設計基準を策定することである。これは、プロセス実現のためのルール作りであり、プロセス開発担当と設計担当の間のインターフェースでもある。UX6デバイス開発チームのリーダーであった基盤開発事業部の松嶋史博と、GHz ASIC設計環境チームのリーダーを務めた齋藤敏幸は、全員が納得するまで徹底して議論することを覚悟していた。実際に、CB-90の設計基準が決まるまでには、プロセス開発と並行しながら1年近くの時間がかかった。もし、設計基準をプロセス開発側だけで決めていたら、こんなに時間はかからなかっただろう。しかし、それでは設計段階でひずみが発生し、結果的に製品開発が遅れるかもしれない。先端プロセス事業部から基盤開発事業部へ異動してきた二見治司は、双方の言い分が理解できる製品化検討会のキーマンとして、つねに議論の中心にいた。ここが曖昧では、のちのち苦労することがわかっているだけに、妥協は許されなかったのだ。

焦点は、GHz ASICの実現

CB-90は、現行の130nmプロセスで設計されたCB-130に比べ、約20%の高速化を図ることになる1GHz以上の高速動作、約1.9倍となる最大1億ゲートの高集積度、そして約40%の低消費電力化を実現することを目指した。この3つの中で、開発チームが最も重視していたのが、GHzで動作するASICの実現であった。100MHz程度が中心のASICと、数GHzのフルカスタムICとの間で、いわば空洞となっていた部分を埋めることができる高性能の汎用ASIC設計基盤をなんとしても提供したかったのだ。

GHz ASICの開発にあたって、最大の壁となったのが高速化を阻むクロック構造である。従来のツリー構造のクロック構造では、5百万ゲート以上の回路で実現可能な動作周波数は、350MHzが限度とされていた。そこで、ツリー構造にメッシュ構造を組み合わせたうえで様々な工夫を重ね、１GHｚの高速動作が可能なクロック構造を形成した。そして新しく形成されたクロック構造を半自動的に生成できる自社製のクロック生成ツールを開発した。 このように、最大の壁を乗り越え高速化を実現したわけであるが、今度は経験したことのないノイズが発生したという。新たな壁が担当者の前に立ちふさがったのだ。

高速化に伴うインダクタンスの影響も、ノイズの発生原因のひとつである。インダクタンスによる影響とは、抵抗と容量だけを考慮したときに比べ、信号波形の立ち上がりが急峻になったり、遅延時間が増減することに加え、波形がオーバーシュート、アンダーシュートしたりする現象のことだ（図2）。これは予想していたことであったが、シミュレータによる計算結果と、実際にテストチップを作成して動作させたときの値が一致しないのだ。ノイズの解析、タイミングの再検証と、できることはすべて行って原因を追究した。その原因は実に基本的なところにあった。測定周波数を高めに設定したために、配線抵抗の周波数依存性（周波数依存性とは、例えば、周波数が高くなるにつれて、配線抵抗が増大する現象。これは、高周波電流を配線に流した場合、配線周囲の電磁波の作用によって配線中に流れる電子が配線の表面方向に集中するために起こる。）が正しく扱えていなかったのだ。GHz ASIC設計環境チームは、プロジェクトに参加しているＮＥＣシリコンシステム研究所の有識者と連携して、実際に想定している1GHzのクロック周波数での抵抗の周波数依存性がチップ性能に与える影響を調査し、対策を検討することでこの問題を解決することができた。

| 1   2 |

詳細検索機能/特性検索