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CPLD/FPGAからゲートアレイへ

NECエレクトロニクスでは，いっそうのコストダウンと安心を求める経営者，開発リーダーの皆様に，CPLD/FPGAで試作、ゲートアレイで量産という新たな選択をお勧めしています。

置き換えのメリット	事前の検討ポイント	回路設計時の注意	FPGA互換パッケージ一覧
回路共有情報	置き換え支援ツール

量産セットを汎用品であるCPLD/FPGAで対応すると，急な所要増加への対応に不安があります。
CPLD/FPGAのほかに，ゲートアレイで代替できるようにしておくと，調達ルートが複数確保でき，安定して部品を調達できるようになります。

FPGAからゲートアレイへの移行をお考えの場合，次の点を事前にご検討ください。ゲートアレイ（カスタム品），FPGA（汎用品）双方の特徴を理解し，回路が必要とする仕様を明確にします。

ポイント	ゲートアレイ	FPGA	備考
PLL，メモリなどの仕様	回路が必要とする性能，仕様を満足しているか	FPGAベンダ提供のウィザードから選択可能	端子機能，タイミング，動作速度，分周比，逓倍率などがポイントになります。
LVDSなどの高速インタフェースの仕様	回路が必要とする性能，仕様を満足しているか	FPGAベンダ提供の多様な仕様から選択可能	ゲートアレイでは，LVDS規格などに準拠する必要の有無を確認します。
同期設計	同期設計	動作すれば非同期設計も可能	-
端子配置設計	端子配置検証が必要	動作すれば完成	-
ばらつき設計	必要	不要	-
テスト設計	必要	不要	テスト設計には，テスト端子，テスト回路，テスト・パターンが必要です。

RTLによる回路設計段階では，ゲートアレイとFPGAの相違を考慮して開発を進めると，移行が容易になります。
ゲートアレイまたはFPGAのどちらをターゲットに設計していただいても結構ですが，次の点に注意して設計してください。

注意点	ゲートアレイ	FPGA
PLL，メモリ，乗算器などのIP部分	標準RTL記述（一部に特殊な記述あり）	FPGAベンダに依存したRTL記述
入力／出力バッファ	トップ階層にHDL記述	記述不要
回路のリセット（順序回路の初期化）	リセット機能のRTL記述が必要	意識する必要なし
クロック・ライン	CTS（クロック・ツリー・シンセシス）を使用する場合，そのためのRTL記述が必要	クロック・ラインは埋め込み済み

注意：RTL文法によっては，論理合成の結果，FPGAとゲートアレイで異なる回路を生成することがあります。詳細については，各FPGAベンダ，論理合成ツールのベンダにご確認ください。

FPGAからゲートアレイの移行の際，同一のプリント基板が使えるとコストが低減できます。当社のゲートアレイでは，FPGAとの外形，ピン配置互換のパッケージを数多く用意しております。詳しくは当社販売特約店にお問い合わせください。

CPLDは，比較的回路規模が小さく，I/OインタフェースはCMOSレベル，TTLレベルが中心です。ゲートアレイとは容易に回路情報を共有できます。

HDL設計が浸透した現在では，FPGAの特徴，ゲートアレイ開発の注意点を理解することで，FPGAとも回路情報が共有できるようになります。

当社では，FPGAで評価，試作した回路のゲートアレイ化をサポートする各種ツールを用意しています。当社販売特約店にご相談ください。一部は「ゲートアレイ詳細情報閲覧サービス」（登録制）にてご提供しております。

FPGAからお手軽ゲートアレイのRTLデータへの変換は3種のツールで万全です。

ツール	説明
トップ階層生成ツール	入力/出力バッファ，テスト端子を記載したトップRTLを生成
RAM Wrapper	FPGAベンダ記述のRAMをゲートアレイのRAMに読み替えるためのWrapper（変換）
テスト・ベクタ変換ツール（V2AT）	テスト・ベクタ（VCDファイル）からテスト・パターン（ALBATROSSファイル）を生成