ページの先頭です
本文へジャンプする

本ウェブサイトでは、JavaScriptおよびスタイルシートを使用しております。
お客さまがご使用のブラウザではスタイルが未適応のため、本来とは異なった表示になっておりますが、 情報は問題なくご利用いただけます。

製品情報 > ASIC > ゲートアレイ，エンべデッドアレイ > 製品ラインアップ > CMOS-12Mシリーズ >

CMOS-12Mシリーズ


  • CMOS-N5 5V系
  • CMOS-9HD 3.3V系
  • EA-9HD 3.3V系
  • CMOS-10HD 2.5/1.8V系
  • CMOS-12M 1.5V系

製品概要マスタ/パッケージラインアップ

CMOS-12Mシリーズのラインアップ強化（2009年1月発売予定）

特長 用途 基本仕様 マスタ/パッケージラインアップ


特長

システム・クロック周波数　　最大250MHz

LVDSチャネル数　CMOS-12Mと比べ約2倍

小ゲート規模，埋め込みRAMなし

ユーザブル・ゲート数は58KG～394KGからの4マスタ，メモリはコンパイルドRAMにて実現

小型パッケージ

97ピンFPBGA（□6mm），144ピンFPBGA（□7mm）などを豊富に用意


用途

  • 民生系・産業系における250MHzクロック伝送を要する箇所のブリッジﾞIC
    • LVDSなどの高速伝送
    • 高速信号のレベル変換回路（3.3V　⇔　2.5V，1.8Vなど）
  • 既存ゲートアレイからの置き換えによる高速伝送対応
  • 少ない回路規模（394Kゲート以下）・少ないメモリ規模である高速伝送回路にて最も安価なゲートアレイを提供

基本仕様

項目 既存CMOS-12M 速度拡張CMOS-12M
テクノロジー 150nm (テクノロジー・ノード)
電源電圧 （内部）1.5V±10%、（外部）3.3V/2.5V/1.8V/1.5V
遅延時間 62ps(2-input NAND,F/O=1,typical length)
ユーザブル・ゲート数 150k ～ 2M
(RAM:96k～2.7Mbits)A, 352/500/576/672/756 ABGA 		58k～394kG
目標クロック周波数（最大） 200MHz 250MHz
消費電力(VDD=1.5V) 21.6nW/MHz/gate（動作率=0.35）
搭載可能マクロ 埋め込みRAM あり なし
SRAM 1port, 2port, Dualport 1port, 2port
APLL 位相調整PLL
SSCG 		新規位相調整PLL
SSCG
DLL SlaveDLL -
パッケージ LQFP/QFP(100～208ピン)
FPBGA(108～208ピン)
PBGA(256～676ピン) 		LQFP(100～144ピン),
0.5mmピッチFPBGA(97～144ピン)
FPBGA(108～208ピン)


マスタ/パッケージラインアップ

97ピンFPBGA（6mm×6mm），144ピンFPBGA（7mm×7mm）を新規にリリースします。
開発中につき，仕様は変更することがありますので，当社までお問い合わせください。


マスタ・ラインアップ


マスタ1 マスタ2 マスタ3 マスタ4
搭載セル数 *1 96k 232k 419k 657k
ユーザブル・ゲート数 58k 139k 251k 394k
搭載APLL数 2 2 2 2
LVDS チャネル数 *2 16 26 36 46

注釈(*)

  1. 2入力NAND換算，1セル＝1ゲート
  2. 物理的な搭載可能チャネル数です。追加電源，追加GNDにより数は減少します。

パッケージ・ラインアップ


タイプ ピン数 ピッチ (mm) ボディ・サイズ (mm) マスタ1 マスタ2 マスタ3 マスタ4
LQFP 100 0.5 14 × 14 ○ ○ ○ ○
144 0.5 20 × 20 - ○ ○ ○
FPBGA 97 0.5 6 × 6 ○ ○ ○ -
144 0.5 7 × 7 - ○ ○ ○
108 0.8 11 × 11 - ○ ○ ○
160 0.8 13 × 13 - - ○ ○
208 0.8 15 × 15 - - - ○



ゲートアレイ製品に関するお問い合わせ