メモリ

Q-1

外部に 8ビット幅のデータ・バスしか持っていない製品で、 偶数番地も奇数番地も下位 8ビットを使用してアクセスすることはできますか？

A-1

V850にはいくつかありますので以下の 2つに分けて回答致します。

(1)　V850Eシリーズ (V850E/MS、V850E/MA、V850E/IA等)

　これらのデバイスには BSCレジスタが準備されており、 その設定により各メモリ・ブロックに対してデータ・バスの幅を 8bit/16bit のどちらかに指定できます。
これを 8bitにしていただくことで、そのメモリ・ブロックに対してはデータ・バスの下位 8bitを使用したアクセスとなります。

(2)　V850/Sシリーズ (V850/SA、V850/SB、V850/SF、V850/SV等)

　これらのデバイスのデータ・バスは 16bit幅に固定です。
　従って、設定だけで 8bitにすることはできません。
　 8bitのデバイスを接続した場合には、外部にバス切り替え回路を追加して、 　奇数番地へのアクセスの場合には 8bitのデータを上位 8bit側に切り替えるようにしてください。
　具体的には、UBENと LBENを用います。
　UBEN がアクティブになったときには、外部デバイスと AD8-15 の間のバッファを選択、 LBEN がアクティブになったときには、外部デバイスと AD0-7 の間のバッファを選択するようにしてください。
　なお、当然ながら 16ビットでのアクセスはできませんので、アクセスはバイト・アクセスだけにしてください。

Q-1

外部拡張機能を使用して1バイト幅の外部拡張メモリへのアクセスを「バイト・アクセス」 にて行う場合の周辺デバイスとの接続方法を教えてください。

A-1

外部拡張メモリに対するアクセスが 8bitアクセス固定であればそのまま接続できます。
しかし、16bitアクセスが発生すると正しく動作しませんのでご注意ください。
命令による 16bitアクセス以外に命令フェッチやスタック動作がこれらの外部拡張メモリに対して発生しないように管理する必要があります。

Q-1

内蔵のマスクROMを無効にして外部のROMで動作させることができますか？

A-1

できません。
この製品は携帯機器を低消費電力で実現することを目的に開発しました。
外部にROMを接続する回路は消費電力を増やしてしまいますので外部に ROMを付加することができない設計となっています。

Q-1

MM (メモリ拡張モード・レジスタ) の設定 (ユーザーズ・マニュアル p.81) で、
「ポート9 の P93，P94ビットを 1に設定してください」
とありますが、このポート9 の設定は、出力または入力のどちらに設定したらよいのでしょうか？

A-1

どちらでもかまいません。
MMレジスタを設定することで入出力は自動的に決まリます。
従って、メモリ拡張モードを使用する場合にはモード設定レジスタ P9 は入力／出力どちらの設定でも構いません。

Q-1

V850/MA1の SDRAMの設定で、 SDRAMコンフィグレーションのアクセス・マルチプレクス幅の設定方法を教えてください。
SDRAMの構成は以下のとおりです。
・ロウ・アドレス幅11、カラム・アドレス幅8、
・容量 (SDRAMは、512K×16bit×2BANK)
・CPUの動作周波数 (50MHz)

A-1

SDRAMを接続するブロックに対応したSCRnレジスタで
　　SSO1n,SSO0n　：01　(16ビット)
　　RAW1n,RAW0n　：00　(11ビット)
　　SAW1n,SAW0n　：00　(8ビット)
のように設定してください。

Q-1

128Mbitもしくは 256Mbitの SDRAMを使用する場合、バンク信号にアドレス信号のどれを接続すればよいでしょうか？

A-1

これは、使用するSDRAMのバンク構成がどうなっているかに依存します。
例えば、ユーザーズ・マニュアルに記載された 64M (1Mワード・16ビットが 4バンクの構成) の場合では、 1つのバンクは 1Mワード = 2Mバイト となります。

従って、この容量をアクセスするにはアドレスが 21本 (A0-A20)必要になり、 その直ぐ上位アドレスがバンクの指定に使用されることになります。
つまり、A21と A22で 4つのバンクを切り替える事になります。

この考え方は使用する SDRAMが変わっても同じで、1バンクの容量が 4Mバイトであれば A22以降がバンク指定に使用されます。
なお、V850E/MA1としては 1バンクの容量は最大で 4Mバイトまでしか対応しておりません。
128Mや 256Mの場合にもこの範囲である必要があります。

Q-1

V850E/MA1が直接制御できる SDRAM容量の最大値はいくつですか？

A-1

デバイスとしては全空間を使用すれば、256Mバイトから内部メモリや内部周辺I/O を除いた分になりますが、 1つの CS信号当たりで接続できる容量が制限されるので、ここまで直接は制御できません。
バンク当たり最大 4Mバイトまでアクセスできます。

メモリのバンクが 4つあれば 16Mバイト、8つならば 32Mバイトとなります。 これが最大で 4つ分と言うことになります。
このように使用する SDRAMにより容量は異なりますので使用される SDRAMに合わせてお考えください。

Q-1

BANKのコントロールは V850の A11を接続し、プリチャージはオート・プリチャージとした場合、 High 固定として問題ないでしょうか？

A-1

いいえ、違います。
V850がプリチャージ関係の制御を行いますので、High に固定しないでください。
ご使用の SDRAMにもよりますが、以下のようになります。

	V850	SDRAM
アドレス	A［10：1］	A［9：0］
プリチャージ選択	A11	A10/AP
BANK選択	A20	BA

Q-1

V850E/MA1で SDRAMに書き込みができません。(1M×16 SDRAM)
接続方法は、ユーザーズ・マニュアル (第3版) ハードウエア編の p.176 のとおりです。
・CBRリフレッシュを許可するとアドレス、データ、その他の信号が出力されません。
・CBRリフレッシュを禁止すると、初期化後の 1回目のみ書き込みの際は最初は正常に各種信号 (DQM、RAS、CAS等) が出力されます。読み出したデータは全て 0xffになっています。

A-1

PMCCDの設定 (SDCLK出力モード、SDCKE出力モード) は行われていますでしょうか。
SELFREF端子が Hレベルになっていて、SDRAMがセルフ・リフレッシュ状態にあると CPUが認識している可能性があります。
SELFREF端子を Lレベルにしてみてください。

Q-1

ユーザーズ・マニュアル p.189～p.191の SDRAMのライト・タイミングにおける TWPRE，TWE の意味を教えてください。
また、これらはライト・アクセスの際必ず 1CLK分ずつあるのでしょうか？

A-1

ライトのプリチャージとライトの終了サイクルを表しており、必ず 1クロック分ずつ付いてしまいます。

Q-1

V850/MA1 (uPD703106) において、MODE(0-2)端子を使用することで、ROMレス・モードに設定することはできますか？

A-1

はい、可能です。
詳細な設定はユーザーズ・マニュアル「3.3.2 動作モード指定」をご参照ください。

Q-1

V850E/MS1のデータ空間は、ユーザーズ・マニュアルの「3.4.4　メモリ・マップ」では X0000000H - X3FFFFFFH になっていますが、 「3.4.8　周辺I/Oレジスタ」では FFFFFxxxHになっています。
メモリ空間はどのようになっているのでしょうか?

A-1

基本的に同じアドレスを示しています。
V850E/MS1の論理的なメモリ空間は 4Gバイトですが、これが全て独立して存在する訳ではありません。 実際にアクセスできるのは 64Mバイトの物理空間だけです。

4Gバイトの論理空間ではこの 64Mバイトの物理空間のイメージが 64個並んでいるように見えます。
従って、物理的には X3FFF000 - X3FFFFFFH のアドレスと FFFFF000 - FFFFFFFFH は全く同じになります。
プログラム・カウンタそのものは 26ビットしかありませんので、これを使うと p.74 のように - X3FFFFFFH と表せます。
特に p.74 の図は、各モードでのメモリ・マップの違いを表していますので、 ブート領域である 0番地部分の違いを明確にするためにこのようになっております。

一方、レジスタは 32ビットですので、レジスタを用いてデータ空間をアドレシングするときには 4G空間のどこでもアドレスできますが、内蔵ROM を含めて LD/ST disp16 命令でのアクセスを考えると 0番地を中心にして 32Kバイトの範囲に収まるように考えた方が都合がよいことから FFFFF000以降のアドレスとしてあります。

Q-1

uPD703100に適した DRAMはありますか？

A-1

残念ながら、uPD703100として今後推奨できる DRAMはございません (供給の問題がありお薦めできません)。
従いまして、uPD703100をご使用の場合には DRAMではなく SRAMをご検討ください。
なお、DRAMをご利用になる場合は、SDRAMが使える V850E/MA1 (uPD703103A) をご検討ください。

Q-1

16ビット・モードで RD/WRした時、A0 の出力はどのようになるのでしょうか？
偶数アドレスの時は、A0=0 となると思いますが、奇数アドレスの時は、A0 はどうなるのでしょうか？

A-1

アクセスするアドレスに応じて A0 は変化します。
UMの「4.5.3　バス幅」に記載されていますように、 バス幅とアクセスするデータの長さで各バス・サイクルに応じてアドレスが変化します。
　・偶数番地への 8/16ビット・アクセスでは A0=0、
　・奇数番地への 8ビット・アクセスでは A0=1、
　・奇数番地への 16ビット・アクセスでは 1回目の 8ビット・アクセスで A0=1、2回目で A0=0
となります。このように奇数番地へのアクセスでは A0=1となります。

Q-1

DRAMコントローラで、ロウ・アドレスが変化しない DRAMアクセスにおいては、カラム・アドレスのみを出力するのですか？

A-1

はい、V850E/MS1でメモリ・アクセスの高速化のために DRAMのページ機能をサポートしています。
2サイクル目アクセスがページ内の場合にはカラム・アドレスのみを出力するようになっています。

Q-1

uPD703100A のプログラマブル・ウエイト機能について質問があります。
CPUから出力されている CS3と CS4のウエイト数が、2ウエイトしか入っていません。
CS3と CS4の RD* と WE* の Lowパルス幅は、86nsになっています。

A-1

DRAMの場合は、 DWC1，2では制御できません。
DWCは SRAMや ROM等の WAIT時間を制御するレジスタで、DRAMは DRC0-3レジスタで制御します。
DRC0-3のどれかに3種類の WAIT時間を設定しておき、 DTCレジスタで各ブロックでどの DRCを使用するかを指定してください。

SRAM場合には BCTレジスタの設定が間違いないか (該当するビットが 00になっているか) をご確認ください。

Q-1

アイドル・ステート TI を挿入した場合、CSは High状態に戻るのでしょうか？

A-1

はい、TI サイクルでは必ず CS は High になります。

Q-1

プログラム・ウエイトを電源ON後に設定していますが、 アプリケーションに処理が移った後、プログラム・ウエイトの変更は可能でしょうか？

A-1

DWC1, 2レジスタ (プログラム・ウエイト) の設定はリセット後に行うだけとし、 その後の値の変更は行わないでください。

Q-1

アドレス・バスが、A0～A19 まであるので、ハーフワード・アクセスをおこなえば、 最大 1Mバイトではなく、1Mワード(2Mバイト)まで拡張できるのではないでしょうか?

A-1

いいえ、違います。V853では外部に拡張できるのは最大 1Mバイトです。
アドレスは 20本で、データ・バス幅は 16ビットですが、 A0は上位バイト/下位バイトの切換に使用するようになっています。
従って、最大で 1Mバイトになります。
ただし、実際に外部のデバイスをアクセスする際には /LBENや /UBEN信号を用います。

Q-1

外部に接続する SRAMのデータ・バス幅が 8ビットと 16ビットの 2種類ある場合、 それぞれの接続方法を教えてください。

A-1

まず、16ビットSRAMですが、これにはバイト毎 (上位と下位8ビット) の WE信号、 すなわち WRLと WRHを使い分ける (SRAM側にこれに対応した WE信号も)必要があります。
この信号が無いと、CPUからの 8ビットでの書き込みの場合に関係ない方の 8ビットにも不定のデータが書き込まれてしまいます。

次に、8ビットSRAMですが、これだけでは偶数番地のデータだけになり、奇数番地のデータを処理できません。
CPUが奇数番地をアクセスする時には D8-15を用いてデータ・アクセスを行います。

従って、奇数番地の場合には SRAMのデータ・バスを CPUの D8-15に接続するようなバス切換回路が必要となります。 このとき、必ず8ビットでアクセスする必要があります。

バス・アクセスの際のデータ・バスの動作は第 4章の「4.3.2バス幅」の部分をご参照ください。

Q-1

uPD70F3003 を外部拡張モードで使用し、 ブロック1 (100000H - 200000H) の内に RAM領域を 100000H - 17FFFFH (512K) と、 180000H - 19FFFFH (128K) の 2ケ所に設定したいのですが、 A19 (アドレス) より上位のアドレス (A20 - A23) はどのようにして作ればよいでしょうか？

A-1

基本的に V853では 1MBまでの外部拡張しかできませんので、アドレスとしては A20以上はサポートできません。
お問い合わせのメモリ・マップの場合には、ブロック 0 (内蔵ROM領域) をアクセスした場合には外部に対するアクセスは発生しません。
従って、外部アクセスが発生するブロック 1だけを考慮していただければ結構です。

この時、A20-23 のアドレスは出力されませんので、A19 以下だけを使って以下のように各メモリの CS を生成します。

A19	A18	A17	A16
0	X	X	X	SRAM1 の CS をアクティブに
1	0	0	X	SRAM2 の CS をアクティブに
1	0	1	0	外部I/O の CS をアクティブに

全てのアドレスをデコードしていませんので、 外部アクセスを行うと 1Mバイト毎に上記マップの SRAM や外部I/O のイメージが見える事になります。
したがって、上記ブロック1 以降の外部拡張領域へのアクセスにはご注意ください。

Q-1

V853による、SRAMアクセス (アプリケーション・ノート p.40) に関して AD0を使用した場合、 ハーフアクセスで 0番地以降にデータを書き込み、バイト・アクセスで読出しをした時、 問題が起きるとのことですが、なぜでしょう？

A-1

お問い合わせのように、CPUの A0～を SRAMの A0～に接続したとして、
外部の 0番地にハーフワードで書き込みを行った場合を考えます。
なお、簡単のためにアドレスとデータは分けて書きます。

　この場合、V853はアドレスとして 00000を出力し、D0-D7 には
偶数番地用のデータ (ここでは 00) を出力、D8-D15には奇数番地用の
データ (ここでは FF) を出力し、LBENと UBENをアクティブとして、
書き込みを行います (下図参照)。この時メモリ側から見ると、
偶数番地用メモリの 0000番地には 00 が書かれ、奇数番地用のメモリの
0000番地には FF が書かれる事になります。

V853
~~~~~~~~~~~~|                |~~~~~~~~~~~~~~~~|
     A0-16  |_______0000_____| ADDRESS=0000   |
            |   |            |                |　偶数番地用
     D0-7   |________00______| DATA=00        |　SRAM
            |   |            |                |
     LBEN   |________________| ENABLE         |
            |   |            |________________|
            |   |
            |   |
            |   |            |~~~~~~~~~~~~~~~~|
            |   |___0000_____| ADDRESS=0000   |
            |                |                |　奇数番地用
     D8-15  |________FF______| DATA=FF        |　SRAM
            |                |                |
     UBEN   |________________| ENABLE         |
___________ |                |________________|


　一方、バイト・アクセスで同じ内容を書き込む事を考えます。
まず、0000番地に 00を書き込むとすると、V853はアドレスとして、
00000を出力、D0-D7に 00を出力、LBEN だけアクティブにします。

　これにより、偶数番地用のメモリの 0000番地には 00 が書かれる事に
なります (上のハーフワードの場合と同じ結果になります)。

V853
~~~~~~~~~~~~|                |~~~~~~~~~~~~~~~~|
     A0-16  |_______0000_____| ADDRESS=0000   |
            |   |            |                |　偶数番地用
     D0-7   |________00______| DATA=00        |　SRAM
            |   |            |                |
     LBEN   |________________| ENABLE         |
            |   |            |________________|
            |   |
            |   |
            |   |            |~~~~~~~~~~~~~~~~|
            |   |___0000_____| ADDRESS=0000   |
            |                |                |　奇数番地用
     D8-15  |________XX______| DATA=XX        |　SRAM
            |                |                |
     UBEN   |________________| DISABLE        |
___________ |                |________________|


　次に 0001番地に FFを書き込む場合には、V853はアドレスとして
00001を出力し、D8-15に FFを出力、UBENだけをアクティブにします。

　これにより、基数番地用のメモリの 0001番地に FFが書かれる事に
なります。つまり、上記のハーフワードの場合とは異なるアドレスに
書き込まれることになります。このことから、ハーフワード・アクセス
とバイト・アクセスで異なるメモリへのアクセスとなるのがおわかり
頂けるかと思います。

V853
~~~~~~~~~~~~|                |~~~~~~~~~~~~~~~~|
     A0-16  |_______0000_____| ADDRESS=0000   |
            |   |            |                |　偶数番地用
     D0-7   |________XX______| DATA=XX        |　SRAM
            |   |            |                |
     LBEN   |________________| DISABLE        |
            |   |            |________________|
            |   |
            |   |
            |   |            |~~~~~~~~~~~~~~~~|
            |   |___0000_____| ADDRESS=0000   |
            |                |                |　奇数番地用
     D8-15  |________FF______| DATA=FF        |　SRAM
            |                |                |
     UBEN   |________________| ENABLE         |
___________ |                |________________|


　次に 0002番地へのアクセスを考えると、偶数番地用メモリのアドレス
には 0002が入力される事になります。つまり、偶数番地用メモリの
0001番地にはアクセスできないことになります (0001が出力されるのは
0001番地へのバイト・アクセスのときだけであり、そのときに偶数番地用
メモリが選択されることは無いため)。このことから、メモリの容量の半分
しか使えない事になります。

V853
~~~~~~~~~~~~|                |~~~~~~~~~~~~~~~~|
     A0-16  |_______0002_____| ADDRESS=0002   |
            |   |            |                |　偶数番地用
     D0-7   |________00______| DATA=00        |　SRAM
            |   |            |                |
     LBEN   |________________| ENABLE         |
            |   |            |________________|
            |   |
            |   |
            |   |            |~~~~~~~~~~~~~~~~|
            |   |___0002_____| ADDRESS=0002   |
            |                |                |　奇数番地用
     D8-15  |________FF______| DATA=FF        |　SRAM
            |                |                |
     UBEN   |________________| ENABLE         |
___________ |                |________________|


　以上のような問題を避けるために、アプリケーション・ノートに記載され
たように V853の A0は使用せず、A1～をメモリの A0～に接続して使用
します。この結果 V853のメモリ・アドレスと各メモリの対応は以下の
ようになります。
　これで、ハーフワードでもバイトでも正しくアクセスでき、無駄も
無くなります。

  V853                  偶数番地用メモリ  奇数番地用メモリ
   00 ------------------------- 00
   01 ------------------------------------------00
   02 ------------------------- 01
   03 ------------------------------------------01
   04 ------------------------- 02
   05 ------------------------------------------02

Q-1

CPUの内部領域をアクセスした場合、外部へのチップ・セレクト信号(CS7)はアクティブになるのでしょうか？

A-1

いいえ、内蔵RAM等の内部ハードウエアをアクセスした場合には外部へのアクセス信号は出力されません。

Q-1

V850ES/JG2を使って外部のメモリとASICを制御しようとしていますが、CS信号が端子に出ていません。どうすればメモリとASICをうまく接続できますか。外部でアドレスをデコードしないといけませんか。

A-1

ファミリ製品である144ピンのV850ES/JJ2ではCS信号がサポートされていますが、100ピンのV850ES/JG2は端子数が少ないためにCS信号はサポートされておりません。基本的には、使用するマイコンをV850ES/JJ2に変更するか、V850ES/JG2の外部にアドレス・デコーダを追加して、必要なCS信号を発生させることになります。
外部に接続するデバイスがメモリとASICが各々1個だけの場合には、アドレス・デコーダを使用しなくても接続することも可能です。例えば、下記の例のようにメモリ・ブロック1の2Mバイトをメモリの接続用に使用し、メモリ・ブロック2の4Mバイトの下位2Mバイト（00400000H～005FFFFFH）をASICの接続に使用することを考えます。



この場合には、A21をCS信号として流用できます。上記の例でみると、メモリの場合にはA21は"1"に、ASICの場合にはA21は"0"になっています。つまり、

A21	は	ASICの	CS信号
		メモリの	CS信号

となります。もし、メモリのチップ・セレクトがアクティブ・ロウである必要があれば接続を逆にする（この場合にはASICのチップ･セレクトがアクティブ・ハイの必要がある）ことで対応できます。
メモリとASICが共にアクティブ・ロウでチップ・セレクトされる場合には、メモリ・ブロック1に接続するデバイスではA21を反転させてください。
もし、メモリやASICで必要な容量がそれぞれ1Mバイト以下で十分ならば、A20もCS信号として利用することが考えられます。下図にその場合のメモリ・マップを示します。ここで、メモリとASICは以下のように割り付けることになります。

メモリ	00200000H～002FFFFFH	(A20=0,A21=1)
ASIC	00500000H～005FFFFFH	(A20=1,A21=0)

このように異なるアドレス信号をCS信号として使用する場合には、アクセスするアドレスに注意が必要です。  の領域は絶対にアクセスしないでください（これ以外にもA20=0,A21=0となるアドレスは使えません）。

(2007/12)