クロック

Q-1

V850/SA1(uPD70F3017A/AY)で、サブクロック動作モードから、通常動作への移行にかかる時間を教えて欲しい。

A-1

お問い合わせの時間としては、メイン・クロックの発振安定時間が殆どを占める事になり、 デバイスの特性よりも発振子の特性で決まります。
デバイスとしてはクロックの切換えに必要な時間は最大 2命令必要です (ユーザーズ・マニュアルの「6.3.1制御レジスタ」の項をご参照ください)。

通常は、サブクロック動作時にはメイン・クロックの発振は停止しているかと思います。
その場合には、この切換えに必要な時間は通常のクロック発振の安定時間より短いので、 上記のように発振安定時間で決まるとお考えください。

Q-1

V850E/MA1のクロック発生機能について、ユーザーズ・マニュアルに

「ただし、5×fxx、2.5×fxx、1×fxxのいずれかで使用する場合は、 4～6.6MHzの周波数を使用することができます。」

とあるが、1×fxxでのみ使用する場合には、50MHzのクロックを入力できるか？

A-1

いいえ、そのような使い方はできません。
PLLモードで X1に入力できるのは 6.6MHzまでです。
50MHzのクロックを入力することはできません。

Q-1

V850E/MS1(uPD703100)で、マニュアルには

「ダイレクト・モードで使用する場合、外部発振子は接続しないでください。」

となっているが、セラロック使用できるのはPLLモードのみということか？

A-1

はい、セラロック(発振子)を使えるのは PLLモードだけです。
ダイレクト・モードの場合には外部の発振器で発生させたクロック信号を入力してください。

Q-1

V850E/MA1ユーザーズ・マニュアルの "2.3 端子機能の説明"にある CLKOUTの説明には
「シングルチップ・モード0 のときは、リセット期間中はポート・モードとなっているため、 CLKOUT端子からの出力は行われません。」
と記述されているが、 ROMレス・モード0 ではリセット期間中でも CLKOUT端子から 50MHzクロックは出力されているのか？

A-1

はい、そうです。
ROMレス・モード0 ではリセット期間中でも CLKOUT端子からクロックが出力されます。
CLKOUT端子の各種状態での動作に関しては、ユーザーズ・マニュアルの "2.2端子状態" の表に記載されておりますので、ご参照ください。

Q-1

V853で、ベース・クロックに外部クロック 6.78MHzを使用したい。
ダイレクト・モードで使用の場合、CKCレジスタが (0,0) のみ設定可能なので、 システム・クロックは 1/2 の 3.39MHzになるのか？

A-1

はい、ダイレクト・モードの場合の動作クロック周波数は入力クロック周波数の 1/2 となります。
従って、外部クロックとして 6.78MHzを入力した場合には 3.39MHzでの動作となります。

Q-1

X1入力周期について、PLLモードで 5MHzを入力しても問題はないか？

A-1

はい、PLLモードで5MHzを入力しても問題ありません。
uPD70F3003Aの動作周波数は 5MHz～33MHz (A/D使用時)ですので、 PLLモードでのクロック入力周波数として、5MHzを入力することは問題ありません。
ただし、CKCレジスタで内部動作クロック周波数をクロック入力周波数の 1/2 の周波数に設定した場合には A/Dコンバータは使用できません。

Q-1

ベース・クロックとして外部発振器からの 6.78MHz が使用できるか？

A-1

これは、デバイスと動作モードにより異なります。
uPD703003、uPD70F3003の場合には、 ダイレクト・モードで A/Dコンバータを使用しない時のみ動作可能です （PLLモードでは起動時に 33MHzの最高動作周波数を超えてしまいますので、使用できません）。

その他のV853 (品名の後に A が付く製品) の場合には、PLLモードで MODE=0 に設定したとき、 ダイレクト・モードで MODE=1 に設定したときのみ動作可能です。
なお、PLLモードで MODE=0 に設定した場合にはその後の設定で CKCレジスタを 02 (fxxで動作) に設定した場合のみ A/Dコンバータが使用可能です。

Q-1

V850E/MA1のバス制御機能において、クロック同期型でバス制御を行うにあたり BUSCLK と CLKOUT との使い分けについて教えて欲しい。

A-1

CLKOUT は出力に設定を行うと、通常動作では常に出力されます。
それに対して、BUSCLK の場合にはバス・アクセスが発生した時にだけ出力され、 通常はロウ・レベルとなっています。
通常の使い方であれば、クロック出力としては CLKOUT をご使用になることをお奨め致します。

(2001/11)

Q-2

パワー・セーブ・モードではバス駆動をしないので、BUSCLK が出力されないのは分かりますが、CLKOUT はどうなりますか。

A-2

CLKOUT 信号は内蔵周辺への供給クロックを出力します。このため、HALTモードではクロック出力となりますが、IDLEモードとSTOPモードではロウ・レベル出力となります。

(2008/02)

Q-1

EMI対策で周波数拡散デバイスからのクロックを CPUに入力したい。
外部より 4.8MHz（周波数変動 6%程）のクロックを入力して 48MHzで動作させたいが可能か？

A-1

4.8MHzで 6%程度の変動はX1の入力規格範囲以内ですので問題ありません。
入力クロックは周期、ロウ・レベルの幅、ハイ・レベルの幅、立ち上がり時間、 立ち下り時間で規定されております。
これらの規格が満足できれば問題ございません。

Q-2

X1に 4.88MHzを入力して PLLモードで 10逓倍しているが、 クロック・デューティは 50%でなくても大丈夫か？
実際には 4/9 や 5/9 のデューティになる。

A-2

デバイスとしてはデューティではなく、 ロウ・レベル期間およびハイ・レベル期間の幅と立ち上がり時間や立ち下がり時間で規定しております。
ロウ・レベル幅及びハイ・レベル幅は 50ns以上ですので、この点では問題はありません。

Q-1

V850E/MA1を 50MHzで使用しているが、 高速な処理が必要ない時に、PLLの倍率を変更することで動作クロック周波数を 50MHz → 5MHz にすることを考えている。
CKCレジスタを動的に切り替えて問題ないのか？

A-1

CKCレジスタを動的に切り替えて問題ございません。
なお、CKCレジスタを変更する際には、目的の設定にする前に、 いったん fxx での動作に切り替えた後に目的の設定する必要がありますので、ご注意ください。
(なお、この場合には fxxへの変更ですのでこの点も問題はありません。)

Q-2

[V850E共通]
そのほかにクロック切り替え時に注意すべき点は？

A-2

CKCレジスタは特定レジスタですので、 その設定手順 (ユーザーズ・マニュアルの "9.3.4 クロック・コントロール・レジスタ" に記載されておりますが以下にも示します) を守って変更してください。

(1) 割り込みの禁止（NPビットをセットして NMIも禁止）する。
(2) 汎用レジスタに CKCレジスタにセットする値をセットする。
(3) PHCMDに (2) のレジスタから転送する。
(4) CKCレジスタに (2) のレジスタから転送する。
(5) NOP命令を挿入
(6) 割り込み禁止を解除する。

Q-3

[V850]
PLLはリセット時やソフトウエア・ストップ・モードからの復帰時にロックされるまで待つ必要がある。
PLLの倍率を変更しただけの場合は、PLLがロックされるまで待つ必要があるか？

A-3

その必要はございません (クロックを切り替えた時に PLLがアンロックすることはございません)。

Q-4

[V850/SB]
CPUの内部クロックをディフォールトの Fxx/8 から Fxx に変更する手順はどうすればよいのか？

A-4

CPUのクロックを制御する PCCレジスタは特定レジスタですので、 ユーザーズ・マニュアルの「3.4.9特定レジスタ」に記載された手順に従って PCCレジスタの値を変更してください。

Q-1

通常動作 (メイン・クロック動作) 時にも、時計機能をサブクロックで動作させていて、 メイン・クロック動作からサブクロック動作に切り替えたい。
マニュアルには、サブクロック動作するまでには

(設定前のCPUクロック周波数 ／ サブクロック周波数) × 2

の命令数がかかるとあるが、 通常動作中にもサブクロックが発振している場合にもウエイト時間が必要になるのか？

A-1

はい、必要です。
この時間はサブクロックの発振を待っているのではなく、 切り替える2つのクロックの間の位相が非同期であり、 これを調停するための時間です。

Q-2

この時間をソフトでウエイトさせた場合、 早目にクロックが切り替わるとかなりの時間をサブクロックで動作することになり、 その間はメイン・クロックが発振続けるので電力のムダになる。
このウエイト時間の前に、メイン・クロックを停止させることは可能か？

A-2

無条件にウエイト時間より前にメイン・クロックを停止することはできません。
基本的には、サブクロックで2クロック分待てばよいわけです。
そのため、

(1) サブクロックで動作するタイマで2クロック分のカウントを行う。
(2) そのためのタイマが空いていなければ、時計用タイマのインターバル・タイマ機能を使用する。

などのハードウエアによりウエイト時間を待つことが考えられます。

Q-3

V850ESで、消費電力を抑えるために、サブクロックにしてからHALTモードに移行する手順を教えてください。V850ES/Sx2を使用しています。

A-3

一般的には、メイン・クロックからサブクロックに変更し、メイン・クロックを停止し、HALT命令でHALTモードに移行するという手順になります。
V850ES/Sx2での詳細な手順は次のようになります。

(1)メイン・クロックでPLLを使用している場合には、
SELPLLを"0"にして、PLLをスルーモードします。
NOP命令を8個以上挿入します。
PLLONを"0"にして、PLLを停止します。

(2)PCC.CK3ビットを"1"にして、メイン・クロック→サブクロックに切り替えます。

(3)PCC.CLSビットが"1"になり、サブクロックで動作しているか、確認します。

(4)PCC.MCKビットを"1"にして、メイン・クロックを停止します。

(5)HALT命令によって、HALTモードに移行します。
（HALT命令の直後にはNOP命令を5個以上挿入しておきます）

注意：PCCレジスタは特定レジスタですので、書き込みは特定のシーケンスで実行してください。

(2007/02)

Q-1

V850ES/SG2をPLLモードに設定し、20MHzのCPUクロックで動作させたい。
外部に接続するクロックは何MHzにして、どのレジスタをどのように設定すればよいか？

A-1

PLLの倍率により外部に接続するクロック周波数は異なります。
PLLを 4逓倍で使用する場合には 5MHzのクロックとなり、8逓倍で使用する場合には 2.5MHzとなります。

レジスタの操作手順としては、

　(1) PLLCTLレジスタの SELPLLビットを0（クロック・スルー・モード）に設定します。
　　　　(初期値はそうなっています)
　(2) PLLCTLレジスタの PLLONビットを0 (停止) に設定します。
　(3) CKCレジスタの CKDIV0ビットで逓倍率を設定します。
　　　　(4逓倍なら0x0A、8逓倍なら0x0Bに設定します。)
　(4) PLLCTLレジスタの PLLONビットを1 (PLL動作) に設定します。
　(5) LOCKRレジスタの LOCKビットが0 (ロック状態) になるのを待ちます。
　(6) PLLCTLレジスタの SELPLLビットを1 (PLLモード) に設定します。

となりますが、(3)で操作している CKCレジスタは特定レジスタですので、 この設定は定められた手順に従って実行してください。

Q-1

電源電圧低下時にSTOPモード(RAM保持)に入れて、電力消費を抑えようとしたが、 電圧低下でリセットがかかるとクロックが発振を再開してしまう。

A-1

V850Eでは立ち上げ時間を最適に設定できるように、 電源立ち上げ時のメイン・クロックの発振安定時間をリセットにより確保するようになっています。
つまり、リセットがかかるとメイン・クロックを発振するようになっております。

お問い合わせの状態はデバイスとして仕様どおりの動作となります。
電源電圧を低下させた状態で RAM保持とするには、リセットがかからないようにする必要がございます。

備考
V850/SやV850ESコアの製品ではリセットがかかると、 メイン・クロックの発振を停止するような構成となっております。

Q-1

サブクロックで動作させている状態ではSTOPモードに入れないとあるが、どうすればよいか？

A-1

サブクロックで動作している場合には、PCCレジスタの MCKビットの設定により、 メイン・クロックの発振を停止してください。
その状態で、HALTモードに入ってください (サブクロックの発振は停止できません)。