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日本
バス・インタフェース
16ビットSRAMの接続
FAQ-ID : v85busif-0001最終更新日 : 2009/04
- Q-1
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リード・ストローブ信号はRDの1本だけですが、なぜライト・ストローブ信号はWR0,WR1の2本あるのですか。また、16ビット・データのライト・アクセスをする場合、WR0の1本だけ使用すればいいですか。
- A-1
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奇数番地からの16ビット・ライトでは、WR信号を分けなければ、アクセス対象でないデータの書き込みをしてRAM内容を破壊します。リードでは、CPUがアクセス対象でないデータの読み込みをしなければいいだけなので、特にRDは分けていません。
偶数番地からのライト・アクセスしかしなければ、WR0だけでのアクセスは可能です。通常は、CPUのA0を使用せず（16ビット・アクセス）、奇数番地からのライト・アクセスでは上位と下位をWR1,WR0で切り替えます。
(2009/04)
マルチプレクス・バスでの制御
FAQ-ID : v85busif-0002最終更新日 : 2009/06
- Q-1
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マルチプレクス・バスでメモリや周辺デバイスをアクセスするには、どのような接続をすればいいですか。
- A-1
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マルチプレクス・バスでは、バス・サイクル内でアドレスとデータが時分割で出力されます。このため、データ・アクセスまでアドレスを外部でラッチして、データと分離する必要があります。ASTB出力の立ち下がりが、そのトリガとなります。
注意 デバイスによっては、リード・サイクルで、 RD の立ち下がりからのアドレス・フロート遅延が長いため、アドレスとリード・データが衝突することがあります。タイミングをご確認のうえ、このような場合は、RD の立ち下がりを遅延させる回路を追加してください（立ち上がりは遅延させず）。
(2009/06)
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