DFT設計技術

微小遅延故障テストの導入

パタン圧縮

@Speed BIST

MuxScan自動化環境

---

クロック周波数の高速化，多機能化，大規模化が要求される最近のLSIでは，プロセスの微細化にも関係して，従来よりテスト品質に対する要求が高くなっています。
当社では，その要望にお応えしLSIの品質を向上させるため，各種テスト手法を導入しています。

微小遅延故障テストの導入

この図の「遷移遅延故障T」をテストする場合，FF1→FF2（経路（A）），FF1→FF4（経路（B））のどちらの経路でもテストは可能です。
このとき，できるだけ長い経路（この図では経路（B））を使用することで，遅延故障サイズが小さい遷移遅延故障（微小遅延故障）もテストできるようになります。

パタン圧縮

回路の大規模化，テスト項目の多様化にともない，パタン数が増加する傾向にあります。この問題を解決するために，パタン圧縮技術を導入しテスト時間の削減を行います。
パタン圧縮は，スキャン回路に対してパタン供給とパタン圧縮を行う回路を追加してスキャン・チェーンを分割することにより，「パタン・ボリューム」と「テスト・サイクル」を削減します。

@Speed BIST

当社製ツールにより，BIST（Built-in Self Test）を駆動するクロック信号を印加し，SRAMテストを高速化することができます。

MuxScan自動化環境

従来人手を要していたDFT設計を，自社製の「MuxScan」自動化環境を用いて設計効率化を実現しています。

---